Sistem Görevlerini Kullanma

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 77 / 90.

Sistem görevleri, Verilog'da dolar işareti ($) ile başlayan yerleşik komutlardır. Mesaj yazdırma, simülasyonu sonlandırma ve dalga şekli dosyaları oluşturma gibi yararlı işlevleri yerine getirirler.

Önceki derslerde $display, $monitor, $dumpfile ve $dumpvars konularını zaten işlemiştik. Bu derste, testbench'lerde yararlı olan ek sistem görevlerine bakacağız.

Ek Sistem Görevleri (System Tasks)

Sistem Görevi	Amacı
`$time`	Mevcut simulation süresini döndürür
`$finish`	Simulation işlemini sonlandırır (End)
`$stop`	Simulation işlemini duraklatır (pause)
`$random`	Rastgele number üretir (Random)

$time

Mevcut simulation zamanını döndürür. Olayların ne zaman gerçekleştiğini takip etmek için yararlıdır.

$display("Current time is %0t", $time);

$finish

Simülasyonu sonlandırır. Her zaman testbench'inizin sonunda kullanın.

$finish;

$stop

Simülasyonu duraklatır (pause). Bir simülatör komutu ile devam ettirilebilir (resume). Hata ayıklama (debugging) için kullanışlıdır.

$stop;

$random

Rastgele bir sayı üretir. Rastgele test uyarımı (stimulus) oluşturmak için kullanışlıdır.

reg [7:0] rand_value;
rand_value = $random;

Çoklu Sistem Görevleri Kullanan Örnek

module system_tasks_demo;
  reg [7:0] data;
  integer i;
  
  initial begin
    $display("Simulation started at time %0t", $time);
    
    for (i = 0; i < 5; i = i + 1) begin
      data = $random;
      $display("Random value %d: %b", i, data);
    end
    
    $stop;
    #10 $display("Resumed at time %0t", $time);
    
    $display("Simulation finished at time %0t", $time);
    $finish;
  end
endmodule

Görev

Bu testbench'e eksik sistem görevlerini ekleyin.

Yapılacaklar:

Başlangıçta mevcut zamanı yazdırmak için $display ekleyin
Sonda mevcut zamanı yazdırmak için $display ekleyin
Simülasyonu sonlandırmak için $finish ekleyin

Kendin dene

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

module testbench;
  reg a, b;
  wire c;
  
  and_gate dut (
    .a(a),
    .b(b),
    .c(c)
  );

  initial begin
    // TODO: Başlangıçta mevcut zamanla $display ekle
    // Biçim: "Start time: %0t"
    
    
    $monitor("Time %0t: a=%b, b=%b, c=%b", $time, a, b, c);
    
    a = 0; b = 0; #10;
    a = 0; b = 1; #10;
    a = 1; b = 0; #10;
    a = 1; b = 1; #10;
    
    // TODO: Sonda mevcut zamanla $display ekle
    // Biçim: "End time: %0t"
    
    
    // TODO: $finish ekle
    
  end
endmodule