Modül Örneklendirme

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 33 / 90.

Modül örnekleme, bir modülün başka bir modül içinde kopyasını oluşturma sürecidir. Daha küçük bileşenleri birbirine bağlayarak daha büyük tasarımlar bu şekilde oluşturulur.

Bir modül tanımladıktan sonra, onu başka bir modülün içinde kullanabilirsiniz. Buna örnekleme denir. Her örnekleme, o modülün ayrı bir örneğini oluşturur. Bunu, aynı bileşenin birden fazla kopyasını oluşturmak için bir plan kullanmak gibi düşünebilirsiniz.

Temel Sözdizimi

module_name instance_name (connections);

Bölüm	Anlamı
`module_name`	Örneklenecek modülün adı
`instance_name`	Bu kopya için benzersiz ad
`connections`	Modülün bağlantı noktalarına bağlanan sinyaller

Basit Örnek

1. Adım: Bir modül tanımlayın

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Adım 2: Başka bir modülde örnekleyin

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

İşte bu kodda olanlar:

and_gate: kullanmak istediğimiz modülün adı (bir yerde tanımlanmış olmalı)
gate1: bu belirli örneğe verdiğimiz benzersiz ad
(x, y, z): modülün bağlantı noktalarına bağladığımız sinyaller (modül tanımında göründükleri sırayla)

İlk sinyal x, ilk bağlantı noktasına a bağlanır. İkinci sinyal y, ikinci bağlantı noktasına b bağlanır. Üçüncü sinyal z, üçüncü bağlantı noktasına c bağlanır.

Her port için bir sinyal aktarın. Verilog daha az sayıda sinyali, hatta boş parantezleri de kabul eder; ancak sinyal verilmeyen her port bağlantısız kalır ve tasarımınızda hiçbir şeye bağlanmaz. Modülün port sayısından daha fazla sinyal aktarmak hatadır.

Birden Çok Örnek

Aynı modülün birden çok kopyasını oluşturabilirsin:

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

Her örneğin kendine ait bir adı (gate1, gate2) ve bağlantıları vardır. Bağımsız çalışırlar.

Örnek Oluşturma Sırasında Neler Olur

Bir donanım kopyası oluşturulur
Her örneğin kendine ait bir sinyal kümesi vardır
Örnekler paralel olarak (eşzamanlı) çalışır

Aktardığınız sinyaller, örneklerin tasarımınızın geri kalanına nasıl bağlanacağını belirler.

Örnekleme Kuralları

Kural	Nedeni
Örnek adı benzersiz olmalıdır	Kopyaları birbirinden ayırt etmek için
Modül adı mevcut olmalıdır	Başka bir yerde tanımlanmış olmalıdır
Her bağlantı noktasına bir sinyal verin	Sinyal verilmeyen bir bağlantı noktası bağlantısız kalır; bağlantı noktası sayısından fazla sinyal verilmesi hatadır
Bağlantı sırası, bağlantı noktalarının sırasıyla eşleşmelidir	İlk sinyal ilk bağlantı noktasına bağlanır vb.

Görev

or_gate modülünü örnekleyerek kodu tamamla.

Yapılacaklar:

or_gate modülünü or1 örnek adıyla örnekle
Sinyalleri doğru sırayla bağla: input_a, input_b, output_y

Kendin dene

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: or_gate örneğini or1 adıyla oluştur
  // Sinyalleri şu sırayla geçir: input_a, input_b, output_y
  // .port(signal) sözdizimini kullanma
  

endmodule