Modül Örneklendirme

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 33 / 90.

Modül örnekleme (instantiation), bir modülün başka bir modül içinde bir kopyasını oluşturma işlemidir. Daha küçük bileşenleri birbirine bağlayarak daha büyük tasarımları bu şekilde inşa edersiniz.

Bir modülü tanımladıktan sonra onu başka bir modülün içinde kullanabilirsiniz. Buna örnekleme (instantiation) denir. Her örnekleme, o modülün ayrı bir örneğini (instance) oluşturur. Bunu, aynı bileşenin birden fazla kopyasını inşa etmek için bir taslak kullanmak gibi düşünebilirsiniz.

Temel Sözdizimi

module_name instance_name (connections);

Part	Anlamı
`module_name`	Örneklenecek modülün adı
`instance_name`	Bu kopya için benzersiz ad
`connections`	Modülün portlarına bağlanan sinyaller

Basit Örnek

1. Adım: Bir modül tanımlayın

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Adım 2: Başka bir module içinde Instantiate edin

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

Bu kodda şunlar gerçekleşir:

and_gate — kullanmak istediğimiz modülün adı (bir yerde tanımlanmış olmalıdır)
gate1 — bu belirli örneğe verdiğimiz benzersiz bir ad
(x, y, z) — modülün portlarına bağladığımız sinyaller (modül tanımında göründükleri sırayla)

İlk sinyal x ilk bağlantı noktasına (port) a bağlanır. İkinci sinyal y ikinci bağlantı noktasına b bağlanır. Üçüncü sinyal z üçüncü bağlantı noktasına c bağlanır.

Modüle sinyalleri iletmeniz gerekir. Parantezler boş olamaz. Sinyal sayısı port sayısı ile eşleşmelidir.

Birden Fazla Örnek (Multiple Instances)

Aynı modülün birden fazla kopyasını oluşturabilirsiniz:

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

Her örneğin kendi adı (gate1, gate2) ve kendi bağlantıları vardır. Bunlar bağımsız olarak çalışır.

Örnekleme (Instantiation) Sırasında Ne Olur?

Donanımın bir kopyası oluşturulur
Her bir örneğin (instance) kendi sinyal kümesi vardır
Örnekler paralel olarak (aynı anda) çalışır

Aktardığınız sinyaller, örneklerin (instance) tasarımınızın geri kalanıyla nasıl bağlanacağını belirler

Örnekleme (Instantiation) Kuralları

Kural	Neden
`instance_name` benzersiz olmalıdır	Kopyaları birbirinden ayırt etmek için
`module_name` mevcut olmalıdır	Başka bir yerde tanımlanmış olmalıdır
`connections` sayısı `port` sayısı ile eşleşmelidir	Aksi takdirde Verilog neyin nereye bağlandığını bilemez
Bağlantı sırası (`order`) port sırası ile eşleşmelidir	İlk `signal` ilk porta bağlanır, vb.

Görev

or_gate modülünü örneklendirerek kodu tamamlayın.

Yapılacaklar:

or_gate modülünü or1 örnek adı (instance name) ile örneklendirin
Sinyalleri doğru sırada geçirin: input_a, input_b, output_y

Kendin dene

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: or_gate'i or1 adıyla örnekle
  // Sinyalleri sırayla geçir: input_a, input_b, output_y
  // .port(signal) sözdizimini kullanma
  

endmodule