Modül Örneklendirme

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 33 / 90.

Modül örnekleme, bir modülün başka bir modül içinde kopyasını oluşturma sürecidir. Daha küçük bileşenleri birbirine bağlayarak daha büyük tasarımlar oluşturmanın yoludur.

Bir modül tanımladıktan sonra, onu başka bir modülün içinde kullanabilirsiniz. Buna örnekleme denir. Her örnekleme, o modülün ayrı bir örneğini oluşturur. Bunu, aynı bileşenin birden fazla kopyasını oluşturmak için bir plan kullanmak gibi düşünebilirsiniz.

Temel Sözdizimi

module_name instance_name (connections);

Bölüm	Anlamı
`module_name`	Örneklenecek modülün adı
`instance_name`	Bu kopya için benzersiz ad
`connections`	Modülün portlarına bağlanan sinyaller

Basit Örnek

1. Adım: Bir modül tanımlayın

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Adım 2: Başka bir modülde örneğini oluşturun

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

Bu kodda olanlar şunlardır:

and_gate: kullanmak istediğimiz modülün adı (bir yerde mevcut olmalıdır)
gate1: bu belirli örneğe verdiğimiz benzersiz ad
(x, y, z): modülün portlarına bağladığımız sinyaller (modül tanımında göründükleri sırayla)

İlk sinyal x, ilk bağlantı noktasına a bağlanır. İkinci sinyal y, ikinci bağlantı noktasına b bağlanır. Üçüncü sinyal z, üçüncü bağlantı noktasına c bağlanır.

Modüle sinyaller iletmelisiniz. Parantezler boş olamaz. Sinyal sayısı, port sayısıyla eşleşmelidir.

Birden Fazla Örnek

Aynı modülün birden fazla kopyasını oluşturabilirsiniz:

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

Her örneğin kendine ait bir adı (gate1, gate2) ve kendine ait bağlantıları vardır. Bağımsız olarak çalışırlar.

Örnekleme Sırasında Ne Olur

Donanımın bir kopyası oluşturulur
Her örneğin kendine ait sinyal kümesi vardır
Örnekler paralel olarak (eşzamanlı) çalışır

Aktardığınız sinyaller, örneklerin tasarımınızın geri kalanına nasıl bağlanacağını belirler

Örnekleme Kuralları

Kural	Neden
Örnek adı benzersiz olmalıdır	Kopyaları birbirinden ayırt etmek için
Modül adı mevcut olmalıdır	Başka bir yerde tanımlanmış olmalıdır
Bağlantıların sayısı portların sayısıyla eşleşmelidir	Aksi takdirde Verilog neyin nereye bağlandığını bilemez
Bağlantı sırası port sırasıyla eşleşmelidir	İlk sinyal ilk porta bağlanır, vb.

Görev

or_gate modülünü örneklendirerek kodu tamamla.

Yapılacaklar:

or1 örnek adıyla or_gate modülünü örneklendir
Sinyalleri doğru sırayla geçir: input_a, input_b, output_y

Kendin dene

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: or_gate'i or1 adıyla örnekle
  // Sinyalleri sırayla geçir: input_a, input_b, output_y
  // .port(signal) sözdizimini kullanma
  

endmodule