Recap - Operator Challenge

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 29 / 90.

Görev

Her görev için doğru ifadeleri yazarak kodu tamamla. Bu meydan okuma, bu bölümdeki tüm operatörleri kapsar.

Yapılacaklar:

Logical: Hem value1 hem de value2 değerlerinin non-zero olup olmadığını kontrol et ve sonucu logic_out içinde sakla
Reduction: vector değerinin all bits değerlerinin 1 olup olmadığını kontrol et ve sonucu reduction_out içinde sakla
Shift: data değerini 2 bit sola kaydır ve sonucu shift_out içinde sakla
Concatenation: high ve low değerlerini 8 bitlik bir değer into birleştir ve sonucu concat_out içinde sakla
Conditional: `a` ve `b` değerlerinden larger olanı cond_out içinde sakla

Kendin dene

module operator_challenge;
  reg [3:0] value1, value2;
  reg logic_out;
  
  reg [3:0] vector;
  reg reduction_out;
  
  reg [7:0] data;
  reg [7:0] shift_out;
  
  reg [3:0] high, low;
  reg [7:0] concat_out;
  
  reg [3:0] a, b;
  reg [3:0] cond_out;
  
  initial begin
    // Mantıksal
    value1 = 4'd6;
    value2 = 4'd0;
    logic_out = ______;   // value1 ve value2'nin her ikisinin de sıfır olmadığını kontrol et
    
    // İndirgeme
    vector = 4'b1111;
    reduction_out = ______;   // Check if all bits of vector are 1
    
    // Shift
    data = 8'b00001111;
    shift_out = ______;   // data'yı 2 bit sola kaydır
    
    // Birleştirme
    high = 4'b1010;
    low = 4'b1100;
    concat_out = ______;   // high ve low'u 8 bitlik bir değerde birleştir
    
    // Koşullu
    a = 4'd7;
    b = 4'd12;
    cond_out = ______;   // `a` ve `b`'nin daha büyüğünü sakla
    
    $display("6 && 0 = %d", logic_out);
    $display("&4'b1111 = %d", reduction_out);
    $display("00001111 << 2 = %b", shift_out);
    $display("{1010, 1100} = %b", concat_out);
    $display("max(7, 12) = %d", cond_out);
    $finish;
  end
endmodule