Reg Type

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 7 / 90.

Reg, Verilog'daki ikinci temel veri türüdür. wire'dan farklı olarak bir reg bir değeri saklar. Bir şey onu değiştirene kadar değerini koruyan bir değişkendir.

reg değerleri saklayabilir
reg, always bloklarında kullanılır
reg, donanımda "register" anlamına GELMEZ. Yalnızca “depolama” anlamına gelir

Bir reg tanımlama

reg x;           // Tek bitlik reg
reg y, z;        // Bir satırda birden fazla reg

reg Nasıl Çalışır

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x 0 olur
    $display("x = %d", x);  // Yazdırır: x = 0
    
    x = 1;           // x 1 olur
    $display("x = %d", x);  // Yazdırır: x = 1
  end
endmodule

Görev

Yapılacaklar:

count adlı bir reg ekleyin

Kendin dene

module counter(
  input clk,
  input reset,
  output out   // varsayılan olarak wire (reg'i kaldır)
);
  
  // reg count'u burada bildir

  
endmodule

Kendini test et

Bu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.

Temeller bölümündeki tüm dersler

Kendi başına pratik yap: Online Verilog derleyicisi