Reg Tipi

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 7 / 90.

Verilog'daki ikinci ana veri tipi Reg'dir. wire'ın aksine, bir reg bir değeri saklar. Bir şey onu değiştirene kadar değerini koruyan bir değişkendir.

reg değerleri saklayabilir
reg, always bloklarında kullanılır
reg, donanımda "register" anlamına GELMEZ—sadece "depolama" anlamına gelir

Bir reg Bildirme

reg x;           // Tek bitlik reg
reg y, z;        // Bir satırda birden fazla reg

reg Nasıl Çalışır

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x 0 olur
    $display("x = %d", x);  // Yazdırır: x = 0
    
    x = 1;           // x 1 olur
    $display("x = %d", x);  // Yazdırır: x = 1
  end
endmodule

Görev

Yapılacaklar:

count adında bir reg ekleyin

Kendin dene

module counter(
  input clk,
  input reset,
  output out   // varsayılan olarak wire (reg'i kaldır)
);
  
  // reg count'u burada tanımla

  
endmodule