Initial Block

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 47 / 90.

Verilog'da iki prosedürel blok vardır: initial (bir kez çalışır) ve always (sürekli çalışır). Şimdi initial bloğunu ele alalım.

Initial Bloğu Nedir?

initial bloğu simülasyonun başlangıcında (time 0) yalnızca bir kez çalışır. Tamamlandığında tekrar çalışmaz.

Temel olarak testbench içinde şu amaçlarla kullanılır:

Başlangıç değerlerini ayarlamak
Test sinyalleri oluşturmak
Mesajları görüntülemek
Simülasyonu başlatmak

Sözdizimi

initial begin
  // İfadeler bir kez, sırayla yürütülür
end

Temel Örnek

initial begin
  $display("Simulation started");
  $display("This runs once");
  $finish;
end

Çıktı:

Simulation started
This runs once

Test Sinyalleri için Initial Block Kullanımı

initial begin
  a = 0;
  #10 a = 1;
  #10 a = 0;
  #10 $finish;
end

Bu, a değerini şu zamanlarda değiştirir: 0, 10 ve 20.

initial ve always

	`initial`	`always`
Runs	Once	Sürekli (sonsuza kadar)
Use for	Testbench'ler, başlatma	Donanım (flip-flop'lar, sayaçlar)
Synthesizable?	Hayır (yalnızca simülasyon)	Evet (duyarlılık listesiyle)

Önemli Notlar

initial blokları sentezlenebilir değildir. Donanıma dönüştürülemezler
initial yalnızca testbench'lerde kullanın
Testbench serbest çalışan bir saat içeriyorsa (ör. always #5 clk = ~clk;), $finish çağırmadığınız sürece simülasyon sonsuza kadar çalışır; yalnızca bir initial bloğu olduğunda, başka olay kalmadığında simülatör kendiliğinden durur, ancak $finish eklemek yine de iyi bir uygulamadır

Görev

Eksik initial block öğesini ekleyerek a değerini 0 olarak ayarlayın, ardından 10 time birimi sonra a değerini 1 olarak ayarlayın.

Ne yapmalı:

Add initial begin ve end
a = 0 olarak ayarlayın
Wait #10
a = 1 olarak ayarlayın
simulation sonuna $finish ekleyin

Kendin dene

module test;
  reg a;
  
  // TODO: Buraya initial bloğu ekle
  // a = 0 ayarla
  // #10 bekle
  // a = 1 ayarla
  // Simülasyonu bitirmek için $finish; ekle
  
endmodule