Repeat Döngüsü
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 60 / 90.
repeat döngüsü, bir kod bloğunu belirli sayıda yürütür. for döngüsünün aksine, bir döngü sayacı değişkeni kullanmaz.
Bir repeat döngüsü, belirtilen sayıda çalışır. Ona kaç iterasyonun yürütüleceğini belirleyen bir sabit veya ifade verirsiniz.
Sözdizimi:
repeat (number) begin
// Tekrarlanacak kod
endBasit Örnek
repeat (5) begin
$display("Hello");
endÇıktı:
Hello
Hello
Hello
Hello
HelloMesaj tam olarak 5 kez yazdırılır.
Bir İfade ile Tekrarlama
integer count = 3;
repeat (count) begin
$display("Looping");
endÇıktı:
Looping
Looping
LoopingRepeat vs For Döngüsü
| For Döngüsü | Repeat Döngüsü | |
|---|---|---|
| Sayaç değişkeni | Evet (açıkça belirtilen) | Hayır |
| Ne zaman kullanılır | İndeks değerine ihtiyaç duyulduğunda | Sadece tekrarlama gerektiğinde |
| Örnek | for (i=0; i<5; i=i+1) | repeat (5) |
Birden Fazla Saat Döngüsü Oluşturma
initial begin
clk = 0;
repeat (20) begin
#5 clk = ~clk;
end
endBu, 20 saat kenarı (10 tam döngü) oluşturur.
Önemli Kurallar
| Kural | Açıklama |
|---|---|
| Sayı negatif olmamalıdır | Negatif sayıda tekrar yapılamaz |
| Sabit veya ifade kullanılabilir | repeat (10) veya repeat (count) |
| Döngü değişkeni mevcut değil | Yineleme sayısı takip edilemez |
Birden fazla ifade için begin/end kullanın | Birden fazla satır için gereklidir |
Görev
Yapılacaklar:
"Verilog" ifadesini 4 kez yazdırmak için eksik olan repeat döngüsünü ekleyin.
Kopya kağıdı
repeat döngüsü, bir kod bloğunu bir döngü sayacı değişkeni olmadan belirli bir sayıda çalıştırır.
repeat (number) begin
// Tekrarlanacak kod
endSabit veya değişken bir ifade kullanabilir:
integer count = 3;
repeat (count) begin
$display("Looping");
endYaygın kullanım durumu — saat döngüleri (clock cycles) oluşturma:
repeat (20) begin
#5 clk = ~clk;
endRepeat vs For Döngüsü: Sadece tekrara ihtiyacınız olduğunda (indeks gerekmediğinde) repeat kullanın; yineleme sayacı değerine ihtiyacınız olduğunda for kullanın.
Kendin dene
module repeat_challenge;
initial begin
$display("Printing 4 times:");
// YAPILACAK: Tekrar döngüsü ekle
// 4 kez tekrarla
// İçinde, "Verilog" yazdır
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temeller bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerModül OperatörüKarşılaştırma OperatörleriÖzet - Basit MatematikBitsel Operatörler7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND OR NOT KapılarıXOR XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Yapıları
If İfadesiIf - ElseÖzet - Basit KarşılaştırıcıCase İfadesiCasex ve CasezÖzet - ALU Tasarımı5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörÖzet - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüRepeat DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiÖzet - Döngü Kalıpları3Sayı Sistemleri
İkilik GösterimBoyutlandırılmış SayılarBoyutlandırılmamış SayılarNegatif SayılarÖzel Değerler X ve ZÖzet - Sayı Formatları6Modüller
Modül YapısıGiriş ve Çıkış PortlarıInout PortlarıModül Örneklendirmeİsme Göre Port EşlemeSıraya Göre Port EşlemeÖzet - Bir Modül Oluşturun9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiEngelleyici AtamaEngelleyici Olmayan AtamaÖzet - Always vs Initial15Trafik Işığı Kontrolcüsü
Durumları TanımlamaDurum Makinesi Mantığı