Recap - Declare Signals

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 12 / 90.

Görev

Bu bölümde öğrendiklerine dayanarak eksik sinyal bildirimlerini ekle.

Yapılacaklar:

8 bitlik wire olarak adlandırılan data bildirimini yap
4 bitlik reg olarak adlandırılan counter bildirimini yap
i olarak adlandırılan bir integer bildirimi yap
Değeri 255 olan MAX adlı bir parameter bildirimi yap

Kendin dene

module data_types;
  // data adında 8-bit bir wire bildir
  
  // counter adında 4-bit bir reg bildir
  
  // i adında bir integer bildir
  
  // değeri 255 olan MAX adında bir parameter bildir
  
endmodule

Temeller bölümündeki tüm dersler

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays ParametersRecap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

Kendi başına pratik yap: Online Verilog derleyicisi