Özet - Sinyal Tanımlama

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 12 / 90.

Görev

Bu bölümde öğrendiklerinize dayanarak eksik sinyal bildirimlerini ekleyin.

Ne yapılmalı:

data adında bir 8-bit wire tanımlayın
counter adında bir 4-bit reg tanımlayın
i adında bir integer tanımlayın
Değeri 255 olan MAX adında bir parameter tanımlayın

Kendin dene

module data_types;
  // data adında 8-bit bir wire bildir
  
  // counter adında 4-bit bir reg bildir
  
  // i adında bir integer bildir
  
  // MAX adında değeri 255 olan bir parameter bildir
  
endmodule

Temeller bölümündeki tüm dersler

2Veri Tipleri

Wire Tipi Reg Tipi Integer ve Real Vektörler Diziler ParametrelerÖzet - Sinyal Tanımlama

5Operatörler Bölüm 2

Mantıksal Operatörler İndirgeme Operatörleri Kaydırma Operatörleri Birleştirme Operatörü Koşullu Operatör Özet - Operatör Meydan Okuması

8Yarım Toplayıcı Projesi

Modülü Yazma Mantığı Tasarlama

Testbench Yazma

11Döngüler

For Döngüsü While Döngüsü Repeat Döngüsü Sonsuz Döngü Devre Dışı Bırakma İfadesi Özet - Döngü Kalıpları

14Testbench Temelleri

Testbench Nedir?Stimulus Oluşturma Display ve Monitor Dumpfile ve Dumpvars Sistem Görevlerini Kullanma Özet - Tam Testbench

17UART

Bit Sayacı Durum Makinesi

Verici Tasarımı

Testbench