Özet - Sinyal Tanımlama

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 12 / 90.

Görev

Bu bölümde öğrendiklerinize dayanarak eksik sinyal bildirimlerini ekleyin.

Neler yapmalı:

data adında 8-bitlik bir wire bildirin
counter adında 4-bitlik bir reg bildirin
i adında bir integer bildirin
Değeri 255 olan MAX adında bir parameter bildirin

Kendin dene

module data_types;
  // data adında 8 bitlik bir wire tanımlayın
  
  // counter adında 4 bitlik bir reg tanımlayın
  
  // i adında bir integer tanımlayın
  
  // Değeri 255 olan MAX adında bir parametre tanımlayın
  
endmodule

Temeller bölümündeki tüm dersler

2Veri Tipleri

Wire Tipi Reg Tipi Integer ve Real Vektörler Diziler ParametrelerÖzet - Sinyal Tanımlama

5Operatörler Bölüm 2

Mantıksal Operatörler İndirgeme Operatörleri Kaydırma Operatörleri Birleştirme Operatörü Koşullu Operatör Özet - Operatör Meydan Okuması

8Yarım Toplayıcı Projesi

Modülü Yazma Mantığı Tasarlama

Testbench Yazma

11Döngüler

For Döngüsü While Döngüsü Repeat Döngüsü Sonsuz Döngü Devre Dışı Bırakma İfadesi Özet - Döngü Kalıpları

14Testbench Temelleri

Testbench Nedir?Stimulus Oluşturma Display ve Monitor Dumpfile ve Dumpvars Sistem Görevlerini Kullanma Özet - Tam Testbench

17UART

Bit Sayacı Durum Makinesi

Verici Tasarımı

Testbench