Kapı Gecikmeleri

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 68 / 90.

Önceki derste, #10 a = b; gibi kullanılan genel gecikmeleri ele aldık — bunlar bir ifadeyi yürütmeden önce beklerler.

Bu derste, and, or ve not gibi yerleşik kapı temel bileşenlerine özgü olan kapı gecikmelerini ele alıyoruz. Bir kapı gecikmesi, bir donanım kapısının girişleri değiştikten sonra bir çıktı üretmesinin ne kadar sürdüğünü modeller.

Gerçek donanımda, kapılar anında yanıt vermez; küçük bir gecikme vardır. Yerleşik kapı temel bileşenlerini (primitives) kullandığınızda, kapının yayılma süresini simüle etmek için bir gecikme ekleyebilirsiniz. Çıkış, yalnızca belirtilen gecikmeden sonra değişir.

Genel Gecikme ve Kapı Gecikmesi Arasındaki Fark

	Genel Gecikme	Kapı Gecikmesi
Sözdizimi	`#10 a = b;`	`and #5 (out, a, b);`
Konum	bir ifadeden önce `#`	kapı ilkelinin (primitive) içinde `#`
Amaç	Yürütmeden önce bekle	Kapı yayılma süresini modelle

Sözdizimi:

gate_type #(delay) (output, input1, input2, ...);

#(delay), kapının yanıt vermesinin kaç zaman birimi sürdüğünü belirtir.

Basit Örnek

and #5 (out, a, b);

Bu AND kapısının, a veya b değiştikten sonra çıktısını değiştirmesi 5 zaman birimi alır.

Çoklu Girişli Kapı Gecikmesi

nand #8 (out, a, b, c, d);   // 8 zaman birimi gecikmeli 4 girişli NAND

Önemli Kurallar

Kural	Açıklama
Gecikme, kapı adından sonra gelir	`and #5 (out, a, b)`
Zaman birimi cinsinden gecikme değeri	`timescale` direktifine dayalıdır
Tüm girişler çıkışı etkiler	Herhangi bir giriş değişikliği gecikmeyi tetikler
Sentezlenebilir değildir	Kapı gecikmeleri yalnızca simülasyon içindir

Görev

Bu modüle eksik kapı gecikmelerini ekleyin. Her kapı için farklı gecikmeler kullanın.

Yapılması gerekenler:

AND kapısı: 5 zaman birimi gecikme
OR kapısı: 3 zaman birimi gecikme
NOT kapısı: 2 zaman birimi gecikme

Kopya kağıdı

Kapı gecikmeleri (Gate delays), yerleşik kapı temel bileşenlerindeki (gate primitives) yayılma süresini modeller.

Sözdizimi:

gate_type #(delay) (output, input1, input2, ...);

Örnekler:

and  #5 (out, a, b);         // AND kapısı, 5 zaman birimi gecikme
or   #3 (out, a, b);         // OR kapısı, 3 zaman birimi gecikme
not  #2 (out, a);            // NOT kapısı, 2 zaman birimi gecikme
nand #8 (out, a, b, c, d);   // 4-girişli NAND, 8 zaman birimi gecikme

Önemli noktalar:

# işareti kapı adından sonra, port listesinden önce gelir
Herhangi bir giriş değişikliği, çıkış güncellenmeden önce gecikmeyi tetikler
Kapı gecikmeleri yalnızca simülasyon içindir — sentezlenebilir (synthesizable) değildir

Kendin dene

module gate_delay_challenge;
  reg a, b;
  wire and_out, or_out, not_out;
  
  // YAPILACAK: 5 zaman birimi gecikmeli AND kapısı ekleyin (girişler a, b)
  
  // YAPILACAK: 3 zaman birimi gecikmeli OR kapısı ekleyin (girişler a, b)
  
  // YAPILACAK: 2 zaman birimi gecikmeli NOT kapısı ekleyin (giriş a)
  

  initial begin
    $monitor("Time %0t: a=%b, b=%b | and=%b, or=%b, not=%b", 
              $time, a, b, and_out, or_out, not_out);
    
    a = 1; b = 1;
    #10 $finish;
  end
endmodule