Kapı Gecikmeleri

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 68 / 90.

Önceki derste, #10 a = b; şeklinde kullanılan ve bir deyimi çalıştırmadan önce bekleyen genel gecikmeleri (general delays) ele almıştık.

Bu derste, and, or ve not gibi yerleşik kapı temellerine özgü olan kapı gecikmelerini (gate delays) ele alıyoruz. Bir kapı gecikmesi, donanım kapısının girdileri değiştikten sonra çıkış üretmesinin ne kadar sürdüğünü modeller.

Gerçek donanımda kapılar anında yanıt vermez; küçük bir gecikme vardır. Yerleşik kapı ilkel öğelerini kullandığınızda, kapının yayılma süresini simüle etmek için bir delay ekleyebilirsiniz. output yalnızca belirtilen delay süresinden sonra değişir.

General Delay ve Gate Delay Arasındaki Fark

	General Delay	Gate Delay
Syntax	`#10 a = b;`	`and #5 (out, a, b);`
Position	Bir ifadeden önce `#`	Kapı ilkesinin (gate primitive) içinde `#`
Purpose	Çalıştırmadan önce bekleme	Kapı yayılım süresini modelleme

Sözdizimi:

gate_type #(delay) (output, input1, input2, ...);

#(delay), kapının yanıt vermesinin kaç zaman birimi süreceğini belirtir.

Basit Örnek

and #5 (out, a, b);

Bu AND kapısının, a veya b değiştikten sonra çıkışını değiştirmesi 5 zaman birimi sürer.

Çoklu inputs ile Gate Delay

nand #8 (out, a, b, c, d);   // 8 zaman birimi gecikmeli 4-girişli NAND

Önemli Kurallar

Kural	Açıklama
Gecikme, kapı adından sonra gelir	`and #5 (out, a, b)`
Zaman birimlerinde gecikme değeri	`timescale` direktifine dayalıdır
Tüm girdiler çıktıyı etkiler	Herhangi bir girdi değişikliği gecikmeyi tetikler
Sentezlenemez	Kapı gecikmeleri yalnızca simülasyon içindir

Görev

Bu modüle eksik kapı gecikmelerini ekleyin. Her kapı için farklı gecikmeler kullanın.

Ne yapılmalı:

AND kapısı: 5 zaman birimi gecikmesi
OR kapısı: 3 zaman birimi gecikmesi
NOT kapısı: 2 zaman birimi gecikmesi

Kendin dene

module gate_delay_challenge;
  reg a, b;
  wire and_out, or_out, not_out;
  
  // TODO: 5 zaman birimi gecikmeli AND kapısı ekle (girişler a, b)
  
  // TODO: 3 zaman birimi gecikmeli OR kapısı ekle (girişler a, b)
  
  // TODO: 2 zaman birimi gecikmeli NOT kapısı ekle (giriş a)
  

  initial begin
    $monitor("Time %0t: a=%b, b=%b | and=%b, or=%b, not=%b", 
              $time, a, b, and_out, or_out, not_out);
    
    a = 1; b = 1;
    #10 $finish;
  end
endmodule