Bit sayacı
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 87 / 90.
Görev
Bu bölümde adım adım bir UART vericisi oluşturacaksın. UART, Universal Asynchronous Receiver-Transmitter ifadesinin kısaltmasıdır. İki cihazın yalnızca bir kabloyu (iletim için) ve başka bir kabloyu (alım için) kullanarak iletişim kurmasını sağlayan basit bir donanım protokolüdür.
Bunu telefonda konuşan iki kişi gibi düşün: biri konuşur (iletir), diğeri dinler (alır). UART, her baytın başlangıcını ve sonunu belirtmek için başlangıç ve durdurma bitleriyle birlikte verileri bir seferde bir bit gönderir.
Bir UART vericisi 10 bit gönderir: başlangıç biti (1), veri bitleri (8), durdurma biti (1). Hangi biti gönderdiğimizi takip etmek için 0'dan 10'a kadar sayan bir bit sayacı gerekir.
Bit Sayacı Nasıl Çalışır
- 0'dan başla
- Her saat döngüsünde 1 ekle
- 10'a ulaştığında 0'a geri dön
- Sonsuza kadar tekrarla
Bu görevde henüz sıfırlamayacağız: yalnızca artıracağız.
Yapılacaklar:
uart_txadlı bir modül oluştur ve şunları ekle:- Bir giriş:
clk - Bir çıkış:
cnt(4 bit,regtüründe)
- Bir giriş:
- Modülün içinde:
- Bir initial bloğunun içinde başlangıçta
cntdeğerini 0 olarak ayarla always @(posedge clk)bloğu ekle- Her saat kenarında
cntdeğerini 1 artır
- Bir initial bloğunun içinde başlangıçta
Kendin dene
// TODO: clk girişi ve cnt (4 bit) çıkışı olan uart_tx modülünü oluştur
// TODO: initial bloğu içinde başlangıçta cnt'yi 0 yap
// TODO: always @(posedge clk) bloğu ekle
// TODO: cnt'yi artırTemel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi