Shift Operators
Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 26 / 90.
Kaydırma operatörleri, bir vektör içindeki bitleri sola veya sağa taşır.
Kullanılabilir Kaydırma Operatörleri
| Operatör | İşlem | Açıklama |
|---|---|---|
<< | Mantıksal sola kaydırma | Bitleri sola kaydırır, sıfırlarla doldurur |
>> | Mantıksal sağa kaydırma | Bitleri sağa kaydırır, sıfırlarla doldurur |
<<< | Aritmetik sola kaydırma | Mantıksal sola kaydırmayla aynıdır |
>>> | Aritmetik sağa kaydırma | Sağa kaydırır, işaret bitini korur |
Nasıl Çalışırlar
Sol Kaydırma (<strong><<</strong>):
8'b00001010 << 2 = 8'b00101000Bitler sola hareket eder. Sağ tarafı sıfırlar doldurur.
Sağa Kaydırma (<strong>>></strong>):
8'b00001010 >> 2 = 8'b00000010Bitler sağa hareket eder. Sol tarafı sıfırlar doldurur.
Kod Örneği
module shift_demo;
reg [7:0] original, left_shift, right_shift;
initial begin
original = 8'b00001010;
left_shift = original << 2; // 00001010 → 00101000
right_shift = original >> 2; // 00001010 → 00000010
$display("original = %b", original);
$display("<< 2 = %b", left_shift);
$display(">> 2 = %b", right_shift);
$finish;
end
endmoduleÇıktı:
original = 00001010
<< 2 = 00101000
>> 2 = 00000010Aritmetik Sağ Kaydırma (>>>)
İşaretli sayılar için aritmetik sağ kaydırma, işaret bitini korur:
reg signed [7:0] a;
a = -5; // 11111011
a >>> 2 = 11111110 // Hâlâ negatifMantıksal kaydırma (>>) sıfırlarla doldurur ve işareti kaybeder.
Yaygın Kullanımlar
2'nin kuvvetiyle çarpma (left shift):
x << 1 // 2 ile çarp
x << 2 // 4 ile çarp
x << 3 // 8 ile çarp2'nin kuvvetine bölme (sağa kaydırma):
x >> 1 // 2'ye böl
x >> 2 // 4'e böl
x >> 3 // 8'e bölfield çıkarma:
// 8-bit bir değerden 5-2 bitlerini al
field = (data >> 2) & 4'b1111;Görev
Her görev için doğru kaydırma ifadelerini yazın.
Yapılacaklar:
adeğerini 3 bit sola kaydırın veleft_resultiçine kaydedinadeğerini 1 bit sağa kaydırın veright_resultiçine kaydedinbdeğerini 2 bit sağa (aritmetik) kaydırın vearith_resultiçine kaydedin
Kendin dene
module shift_challenge;
reg [7:0] a;
reg signed [7:0] b;
reg [7:0] left_result, right_result;
reg signed [7:0] arith_result;
initial begin
a = 8'b00010001;
b = -8'sd16; // ikili sistemde 11110000
left_result = ______; // a'yı 3 bit sola kaydır
right_result = ______; // a'yı 1 bit sağa kaydır
arith_result = ______; // b'yi 2 bit sağa kaydır (aritmetik)
$display("a = %b", a);
$display("a << 3 = %b", left_result);
$display("a >> 1 = %b", right_result);
$display("b = %b", b);
$display("b >>> 2 = %b", arith_result);
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temeller bölümündeki tüm dersler
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicKendi başına pratik yap: Online Verilog derleyicisi