Kaydırma Operatörleri
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 26 / 90.
Kaydırma operatörleri, bitleri bir vektör içinde sola veya sağa kaydırır.
Kullanılabilir Kaydırma Operatörleri
| Operatör | İşlem | Açıklama |
|---|---|---|
<< | Mantıksal sola kaydırma | Bitleri sola kaydırır, boşlukları sıfırlarla doldurur |
>> | Mantıksal sağa kaydırma | Bitleri sağa kaydırır, boşlukları sıfırlarla doldurur |
<<< | Aritmetik sola kaydırma | Mantıksal sola kaydırma ile aynıdır |
>>> | Aritmetik sağa kaydırma | Sağa kaydırır, işaret bitini korur |
Nasıl Çalışırlar
Sola Kaydırma (<<):
8'b00001010 << 2 = 8'b00101000Bitler sola kayar. Sağ taraf sıfırlarla doldurulur.
Sağa Kaydırma (>>):
8'b00001010 >> 2 = 8'b00000010Bitler sağa kayar. Sol taraf sıfırlarla doldurulur.
Kod Örneği
module shift_demo;
reg [7:0] original, left_shift, right_shift;
initial begin
original = 8'b00001010;
left_shift = original << 2; // 00001010 → 00101000
right_shift = original >> 2; // 00001010 → 00000010
$display("original = %b", original);
$display("<< 2 = %b", left_shift);
$display(">> 2 = %b", right_shift);
$finish;
end
endmoduleÇıktı:
original = 00001010
<< 2 = 00101000
>> 2 = 00000010Aritmetik Sağa Kaydırma (>>>)
İşaretli sayılarda, aritmetik sağa kaydırma işaret bitini korur:
reg signed [7:0] a;
a = -5; // 11111011
a >>> 2 = 11111110 // Still negativeMantıksal kaydırma (>>) sıfırlarla doldurur ve işareti kaybettirir.
Yaygın Kullanımlar
2'nin kuvvetleriyle çarpma (sola kaydırma):
x << 1 // Multiply by 2
x << 2 // Multiply by 4
x << 3 // Multiply by 82'nin kuvvetine bölme (sağa kaydırma):
x >> 1 // Divide by 2
x >> 2 // Divide by 4
x >> 3 // Divide by 8Bir alanı çıkar:
// Get bits 5-2 from an 8-bit value
field = (data >> 2) & 4'b1111;Görev
Her görev için doğru kaydırma ifadelerini yazın.
Yapılacaklar:
adeğerini 3 bit sola kaydırın veleft_resultiçine kaydedinadeğerini 1 bit sağa kaydırın veright_resultiçine kaydedinbdeğerini 2 bit sağa (aritmetik olarak) kaydırın vearith_resultiçine kaydedin
Kendin dene
module shift_challenge;
reg [7:0] a;
reg signed [7:0] b;
reg [7:0] left_result, right_result;
reg signed [7:0] arith_result;
initial begin
a = 8'b00010001;
b = -8'sd16; // İkilik sistemde 11110000
left_result = ______; // a değerini 3 bit sola kaydır
right_result = ______; // a değerini 1 bit sağa kaydır
arith_result = ______; // b değerini 2 bit sağa kaydır (aritmetik)
$display("a = %b", a);
$display("a << 3 = %b", left_result);
$display("a >> 1 = %b", right_result);
$display("b = %b", b);
$display("b >>> 2 = %b", arith_result);
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi