Verilog Nedir?

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 1 / 90.

Verilog, basit mantık kapılarından karmaşık işlemcilere kadar dijital elektronik devreleri modellemek, tasarlamak ve simüle etmek için kullanılan bir donanım tanımlama dilidir (HDL).

Bir CPU üzerinde sıralı olarak çalışan yazılım dillerinin aksine Verilog, paralel olarak çalışan donanımı tanımlar. ModelSim, Vivado ve Quartus gibi araçlarda kullanılan, FPGA ve ASIC tasarımı için endüstri standardıdır.

Bu kursta, temel simülasyon çıktısından başlayarak, ardından kombinasyonel ve ardışıl devreler inşa ederek ve nihayetinde sayaçlar, kaydırmalı kaydediciler ve UART arayüzleri gibi gerçek modüller tasarlayarak Verilog'u temelden öğreneceksiniz.

Görev

Kolay

İlk Verilog programınıza hoş geldiniz! Kod sizin için zaten yazıldı.

Ne yapmalı:

Koda bakın — metin yazdırmak için C'deki printf'e benzer şekilde $display kullanır
Derlemek ve simüle etmek için Run Code'a tıklayın
Çıktıda Hello World! görmelisiniz

Not: Her Verilog programı bir module içinde çalışır. initial bloğu simülasyonun başında bir kez çalışır ve $finish onu sonlandırır.

Kopya kağıdı

Verilog, FPGA ve ASIC tasarımı için kullanılan, paralel olarak çalışan donanımı tanımlayan bir donanım tanımlama dilidir (HDL).

Her Verilog programı bir module içinde çalışır. initial bloğu simülasyon başlangıcında bir kez çalışır; $finish simülasyonu sonlandırır. Metin yazdırmak için $display kullanın (C'deki printf'e benzer):

module example;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

Kendin dene

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

Temeller bölümündeki tüm dersler

1Giriş

Verilog Nedir?Donanım ve Yazılım Tasarım Soyutlama Seviyeleri İlk Modülünüz Yorum Satırları

4Operatörler Bölüm 1

Aritmetik Operatörler Modül Operatörü Karşılaştırma Operatörleri Özet - Basit Matematik Bitsel Operatörler

7Atama ve Kapılar

Sürekli Atama Operatörlerle Atama Yerleşik Kapı Primitifleri AND OR NOT Kapıları XOR XNOR Kapıları Özet - Mantık Kapısı Devresi

10Karar Yapıları

If İfadesi If - Else Özet - Basit Karşılaştırıcı Case İfadesi Casex ve Casez Özet - ALU Tasarımı

13Zamanlama ve Gecikmeler

Gecikmeler Nedir Kapı Gecikmeleri Atama Gecikmeleri Timescale Direktifi Clock Üretimi Özet - Zamanlama Kontrolü

16Final Meydan Okumaları

4 Bit Sayacı Kod Çözücü Tasarımı Kaydırmalı Kaydedici