Verilog Nedir

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası. Ders 1 / 90.

Verilog, basit mantık kapılarından karmaşık işlemcilere kadar dijital elektronik devreleri modellemek, tasarlamak ve simüle etmek için kullanılan bir donanım tanımlama dilidir (HDL).

Bir CPU üzerinde sıralı olarak çalışan yazılım dillerinin aksine Verilog, paralel çalışan donanımı tanımlar. FPGA ve ASIC tasarımı için endüstri standardıdır ve ModelSim, Vivado ve Quartus gibi araçlarda kullanılır.

Bu kursta Verilog'u en temelden öğrenecek; temel simülasyon çıktısıyla başlayacak, ardından kombinasyonel ve ardışıl devreler oluşturacak ve sonunda sayaçlar, kaydırma yazmaçları ve UART arayüzleri gibi gerçek modüller tasarlayacaksın.

Görev

Kolay

İlk Verilog programına hoş geldin! Kod senin için zaten yazıldı.

Yapman gerekenler:

Koda bak. Metin yazdırmak için C dilindeki printf işlevine benzer şekilde $display kullanıyor.
Derlemek ve simüle etmek için Kodu Çalıştır seçeneğine tıkla.
Çıktıda Hello World! görmelisin.

Not: Her Verilog programı bir module içinde çalışır. initial bloğu simülasyonun başlangıcında bir kez çalışır ve $finish simülasyonu sonlandırır.

Kendin dene

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

Temeller bölümündeki tüm dersler

1Giriş

Verilog NedirDonanım ve Yazılım İlk Modülünüz Yorumlar Tasarım Soyutlama Düzeyleri

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

Kendi başına pratik yap: Online Verilog derleyicisi