Verilog Nedir?

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 1 / 90.

Verilog, basit mantık kapılarından karmaşık işlemcilere kadar dijital elektronik devreleri modellemek, tasarlamak ve simüle etmek için kullanılan bir donanım tanım dilidir (HDL).

CPU üzerinde sırayla çalışan yazılım dillerinin aksine Verilog, paralel olarak çalışan donanımları tanımlar. ModelSim, Vivado ve Quartus gibi araçlarda kullanılan, FPGA ve ASIC tasarımı için endüstri standardıdır.

Bu kursta Verilog'u sıfırdan öğreneceksiniz — temel simülasyon çıktısıyla başlayıp ardından bileşimsel (combinational) ve ardışıl (sequential) devreler kuracak ve nihayetinde sayıcılar, kaydırmalı yazmaçlar ve UART arayüzleri gibi gerçek modüller tasarlayacaksınız.

Görev

Kolay

İlk Verilog programınıza hoş geldiniz! Kod sizin için zaten yazıldı.

Ne yapılmalı:

Koda bakın — C'deki printf'e benzer şekilde metin yazdırmak için $display kullanır
Kodu derlemek ve simüle etmek için Run Code butonuna tıklayın
Çıktıda Hello World! görmelisiniz

Not: Her Verilog programı bir module içinde çalışır. initial bloğu simülasyonun başlangıcında bir kez çalışır ve $finish onu sonlandırır.

Kendin dene

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

Temeller bölümündeki tüm dersler

1Giriş

Verilog Nedir?Donanım ve Yazılım Tasarım Soyutlama Seviyeleri İlk Modülünüz Yorum Satırları

4Operatörler Bölüm 1

Aritmetik Operatörler Modül Operatörü Karşılaştırma Operatörleri Özet - Basit Matematik Bitsel Operatörler

7Atama ve Kapılar

Sürekli Atama Operatörlerle Atama Yerleşik Kapı Primitifleri AND OR NOT Kapıları XOR XNOR Kapıları Özet - Mantık Kapısı Devresi

10Karar Yapıları

If İfadesi If - Else Özet - Basit Karşılaştırıcı Case İfadesi Casex ve Casez Özet - ALU Tasarımı

13Zamanlama ve Gecikmeler

Gecikmeler Nedir Kapı Gecikmeleri Atama Gecikmeleri Timescale Direktifi Clock Üretimi Özet - Zamanlama Kontrolü

16Final Meydan Okumaları

4 Bit Sayacı Kod Çözücü Tasarımı Kaydırmalı Kaydedici