Tekrar - Always ve Initial Karşılaştırması
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 51 / 90.
Görev
Always ve Initial
Bu sayacın doğru çalışmasını sağlamak için her iki bloğu da tamamla.
Yapılacaklar:
initialbloğu, zaman 0'dacountdeğerini 0 olarak başlatmalıdıralwaysbloğu, her yükselen saat kenarındacountdeğerini 1 artırmalıdır
Kendin dene
module counter;
reg clk;
reg [3:0] count;
// Saat üreteci (zaten verilmiş)
always #5 clk = ~clk;
// TODO: count = 0 ayarlamak için initial bloğu ekle
// TODO: posedge clk'de count'u artırmak için always bloğu ekle
endmoduleTemel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi Mantığı
Geçişleri ZamanlamaTestbench YazmaÇıktıyı DoğrulamaKendi başına pratik yap: Online Verilog derleyicisi