Özet - Always vs Initial

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 51 / 90.

Görev

Always vs Initial

Bu sayacın doğru çalışması için her iki bloğu da tamamlayın.

Yapılacaklar:

initial bloğu, zaman 0'da count değerini 0 olarak başlatmalıdır
always bloğu, her yükselen saat kenarında count değerini 1 artırmalıdır

Kendin dene

module counter;
  reg clk;
  reg [3:0] count;
  
  // Saat üreteci (zaten verilmiş)
  always #5 clk = ~clk;
  
  // YAPILACAK: count = 0 olarak ayarlamak için initial bloğu ekleyin
  
  // YAPILACAK: clk'ın yükselen kenarında (posedge) count'u artırmak için always bloğu ekleyin
  
endmodule