Özet - Always vs Initial

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 51 / 90.

Görev

Always vs Initial

Bu counter'ın doğru çalışması için her iki block'u da tamamlayın.

Yapılacaklar:

initial block'u, 0 anında count değerini 0 olarak başlatmalıdır
always block'u, her yükselen Clock kenarında count değerini 1 increment etmelidir

Kendin dene

module counter;
  reg clk;
  reg [3:0] count;
  
  // Saat üreteci (zaten verilmiş)
  always #5 clk = ~clk;
  
  // TODO: count = 0 ayarlamak için initial bloğu ekle
  
  // TODO: posedge clk'de count'u artırmak için always bloğu ekle
  
endmodule