While Döngüsü
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 59 / 90.
while döngüsü, bir koşul doğru olduğu sürece bir kod bloğunu tekrarlar. for döngüsünün aksine, yerleşik bir sayacı yoktur. Döngü değişkenini kendiniz güncellemelisiniz.
while döngüsü her yinelemeden önce bir koşulu kontrol eder. Koşul doğruysa döngü çalışır. Yanlışsa döngü durur.
Sözdizimi:
while (condition) begin
// Tekrarlanacak kod
endBasit Örnek
integer i = 0;
while (i < 5) begin
$display("i = %d", i);
i = i + 1;
endÇıktı:
i = 0
i = 1
i = 2
i = 3
i = 4Döngü, i < 5 olduğu sürece çalışır.
While ve For Döngüsü
| For Döngüsü | While Döngüsü | |
|---|---|---|
| Sayaç | Dahili | Siz yönetirsiniz |
| Ne zaman kullanılmalı | Yineleme sayısı biliniyorsa | Döngünün ne zaman duracağı bilinmiyorsa |
| Sözdizimi | for (i=0; i<5; i=i+1) | while (i < 5) |
Testbench'lerde While Döngüsü
While döngüleri, kaç yinelemeye ihtiyacınız olduğunu tam olarak bilmediğinizde kullanışlıdır:
integer i = 0;
while (i < 16) begin
$display("Testing value %d", i);
i = i + 1;
endBelirli Bir Değeri Bulma
integer i = 0;
reg [7:0] data;
while (data[i] != 1) begin
i = i + 1;
end
$display("First 1 found at position %d", i);Önemli Kurallar
| Kural | Açıklama |
|---|---|
| Koşul false olmalıdır | Aksi takdirde sonsuz döngü oluşur |
| Döngü değişkenini içeride güncelleyin | Yoksa döngü hiç sona ermez |
Döngü değişkeni integer veya reg olmalıdır | wire olamaz |
Birden çok ifade için begin/end kullanın | Birden fazla satır için gereklidir |
Görev
Yapılacaklar:
0'dan 2'ye kadar olan sayıları yazdırmak için eksik while döngüsünü ekleyin.
Kendin dene
module while_challenge;
integer i;
initial begin
i = 0;
$display("Printing 0 to 2:");
// TODO: while döngüsü ekle
// i < 3 iken döngü yap
// İçeride, i'yi yazdır
// i'yi 1 artır
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi