For Döngüsü
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 58 / 90.
Verilog'deki döngüler, bir kod bloğunu birden çok kez yürütmenizi sağlar. Tekrarlayan test desenleri oluşturmak, belleği başlatmak ve diziler üzerinde yineleme yapmak için test tezgâhlarında özellikle kullanışlıdır. Paralel olarak çalışan donanım açıklamalarının aksine, döngüler sıralı olarak yürütülür; bu da onları benzetim ve test için ideal kılar.
En yaygın kullanılan döngü, belirli bir sayıda tekrarlanan <strong>for</strong> döngüsüdür. Bir for döngüsü, her yinelemede değişen bir döngü değişkeniyle birlikte bir kod bloğunu tekrar tekrar çalıştırır. Tam olarak kaç kez çalışacağını siz kontrol edersiniz.
Sözdizimi:
for (initialization; condition; increment) begin
// Tekrarlanacak kod
end| Kısım | Ne Yapar | Örnek |
|---|---|---|
initialization | Başlangıç değerini ayarlar | i = 0 |
condition | Ne zaman durdurulacağını belirler | i < 10 |
increment | Her döngüde değişir | i = i + 1 |
Basit Örnek
integer i;
for (i = 0; i < 5; i = i + 1) begin
$display("i = %d", i);
endÇıktı:
i = 0
i = 1
i = 2
i = 3
i = 4Döngü 5 kez çalışır (i = 0, 1, 2, 3, 4).
Testbench'lerde For Döngüsü
For döngüleri, tüm giriş kombinasyonlarını test etmek için yaygın olarak kullanılır:
integer test_value;
for (test_value = 0; test_value < 16; test_value = test_value + 1) begin
$display("test_value = %d", test_value);
endBu, 4 bitlik bir sinyalin olası 16 değerinin tümünü test eder.
Dizilerle For Döngüsü
reg [7:0] memory [0:9];
integer i;
initial begin
for (i = 0; i < 10; i = i + 1) begin
memory[i] = i * 8;
end
endBu, 10 bellek konumunu başlatır.
Önemli Kurallar
| Kural | Açıklama |
|---|---|
Döngü değişkeni integer veya reg olmalıdır | wire olamaz |
Birden çok ifade için begin/end kullanın | Birden fazla satır için gereklidir |
| Sonsuz döngülerden kaçının | Koşulun sonunda false olduğundan emin olun |
| En iyi testbench'lerde kullanılır | Döngülerin çoğu sentezlenebilir değildir |
Görev
Yapılacaklar:
0'dan 3'e kadar olan sayıları yazdırmak için eksik for döngüsünü ekleyin.
Kendin dene
module for_challenge;
integer i;
initial begin
$display("Printing 0 to 3:");
// TODO: for döngüsü ekle
// i = 0 olarak başlat
// i < 4 iken döngü yap
// i = i + 1 olarak artır
// İçeride şununla yazdır: $display("i = %d", i);
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi