For Döngüsü
Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 58 / 90.
Verilog'daki döngüler, bir kod bloğunu birden çok kez çalıştırmanı sağlar. Tekrarlayan test desenleri oluşturmak, belleği başlatmak ve diziler üzerinde yineleme yapmak için test tezgâhlarında özellikle kullanışlıdır. Paralel çalışan donanım tanımlarından farklı olarak döngüler sıralı biçimde çalışır; bu da onları simülasyon ve test için ideal kılar.
En yaygın kullanılan döngü, belirli sayıda tekrarlanan for döngüsüdür. Bir for döngüsü, her yinelemede değişen bir döngü değişkeniyle bir kod bloğunu tekrar tekrar çalıştırır. Kaç kez çalışacağını tam olarak sen belirlersin.
Sözdizimi:
for (initialization; condition; increment) begin
// Tekrarlanacak kod
end| Bölüm | Ne İşe Yarar | Örnek |
|---|---|---|
initialization | Başlangıç değerini belirler | i = 0 |
condition | Ne zaman duracağını belirler | i < 10 |
increment | Her döngüde değişir | i = i + 1 |
Basit Örnek
integer i;
for (i = 0; i < 5; i = i + 1) begin
$display("i = %d", i);
endÇıktı:
i = 0
i = 1
i = 2
i = 3
i = 4Döngü 5 kez çalışır (i = 0, 1, 2, 3, 4).
Testbench'lerde for Döngüsü
for döngüleri, tüm giriş kombinasyonlarını test etmek için yaygın olarak kullanılır:
integer test_value;
for (test_value = 0; test_value < 16; test_value = test_value + 1) begin
$display("test_value = %d", test_value);
endBu, 4 bitlik bir sinyalin olası 16 değerinin tümünü test eder.
Dizilerle For Döngüsü
reg [7:0] memory [0:9];
integer i;
initial begin
for (i = 0; i < 10; i = i + 1) begin
memory[i] = i * 8;
end
endBu, 10 bellek konumunu başlatır.
Önemli Kurallar
| Kural | Açıklama |
|---|---|
Döngü değişkeni integer veya reg olmalıdır | wire olamaz |
Birden fazla ifade için begin/end kullanın | Birden fazla satır için gereklidir |
| Sonsuz döngülerden kaçının | Koşulun eninde sonunda false olduğundan emin olun |
| Sentezlenebilir kodda sabit sınırlar kullanın | Sentez, döngüyü her yineleme başına mantığın bir kopyasına açar |
Görev
Yapman gereken:
0'dan 3'e kadar olan sayıları yazdırmak için eksik for döngüsünü ekle.
Kendin dene
module for_challenge;
integer i;
initial begin
$display("Printing 0 to 3:");
// TODO: for döngüsü ekle
// i = 0 olacak şekilde başlat
// i < 4 olduğu sürece döngüyü sürdür
// i = i + 1 olacak şekilde artır
// Döngünün içinde şununla yazdır: $display("i = %d", i);
$finish;
end
endmoduleBu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.
Temel Bilgiler bölümündeki tüm dersler
4Operatörler Bölüm 1
Aritmetik OperatörlerMod Alma OperatörüKarşılaştırma OperatörleriTekrar - Basit MatematikBit Düzeyi Operatörleri7Atama ve Kapılar
Sürekli AtamaOperatörlerle AtamaYerleşik Kapı PrimitifleriAND, OR ve NOT KapılarıXOR ve XNOR KapılarıÖzet - Mantık Kapısı Devresi10Karar Verme
If İfadesiIf - ElseTekrar - Basit KarşılaştırıcıCase İfadesiCasex ve CasezTekrar - ALU Tasarımı2Veri Türleri
Wire TürüReg TürüTamsayı ve GerçelVektörlerDizilerParametrelerÖzet - Sinyalleri Tanımlama5Operatörler Bölüm 2
Mantıksal Operatörlerİndirgeme OperatörleriKaydırma OperatörleriBirleştirme OperatörüKoşullu OperatörTekrar - Operatör Meydan Okuması11Döngüler
For DöngüsüWhile DöngüsüTekrar DöngüsüSonsuz DöngüDevre Dışı Bırakma İfadesiTekrar - Döngü Kalıpları3Sayı Sistemi
İkili GösterimBoyutlu SayılarBoyutsuz SayılarNegatif SayılarÖzel X ve Z DeğerleriTekrar - Sayı Biçimleri6Modüller
Modül YapısıGiriş ve Çıkış PortlarıÇift Yönlü PortlarModül ÖrneklendirmeAda Göre Port EşlemeSıraya Göre Port EşlemeTekrar - Bir Modül Oluşturma9Prosedürel Bloklar
Always BloğuInitial BloğuDuyarlılık ListesiBloklayıcı AtamaBloklamayan AtamaTekrar - Always ve Initial Karşılaştırması15Trafik Işığı Denetleyicisi
Durumları TanımlamaDurum Makinesi MantığıKendi başına pratik yap: Online Verilog derleyicisi