Casex ve Casez

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 56 / 90.

Bazen bir değerde yalnızca belirli bitlerle ilgilenirsin; diğer bitler ise göz ardı edilebilir. Örneğin, bir öncelik kodlayıcıda diğer bitlerden bağımsız olarak ilk 1 bitini bulmak istersin.

Normal bir case ifadesinde, önemsiz bitlerin olası her birleşimini listelemen gerekir; geniş veri yolları için bu imkânsızdır.

casez ve casex belirli bitleri ?, z veya x kullanarak “önemsiz” olarak işaretlemenize izin vererek bu sorunu çözer.

Casez ve Casex ile Normal Case Karşılaştırması

İfade	Önemsenmeyen Bitler	En Uygun Kullanım
`case`	Hiçbiri	Tam eşleşme
`casez`	`z` veya `?`	Öncelik kodlayıcıları (önerilir)
`casex`	`x`, `z` veya `?`	Kaçının (hataları gizler)

casez, z veya ? olan bitleri yok sayar (önerilir)
casex, x bitlerini de yok sayar; bu da simülasyon hatalarını gizleyebilir

Her zaman casez kullan, casex kullanma. casex tehlikelidir çünkü x değerlerini yok sayar (bu değerler genellikle başlatılmamış yazmaçları veya simülasyon hatalarını gösterir). casez daha güvenli bir alternatiftir çünkü x değerlerini “önemsiz” olarak değerlendirmez.

Örnek

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

? “önemli değil” anlamına gelir. Bu bit 0, 1 veya herhangi bir değer olabilir.

Görev

Yapılacaklar:

Bu kod çözücünün çalışması için eksik casez ifadesini ekle.

Nasıl çalışır:

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
Varsayılan → out = 4'b0000

Kendin dene

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: casez ifadesi ekle
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule

Kendini test et

Bu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.

Temel Bilgiler bölümündeki tüm dersler

Kendi başına pratik yap: Online Verilog derleyicisi