Casex ve Casez

Coddy'nin Verilog Journey'sinin Temeller bölümünün bir parçası — ders 56 / 90.

Bazen bir değerdeki yalnızca belirli bitler sizi ilgilendirir, diğer bitler ise göz ardı edilebilir. Örneğin, bir öncelik kodlayıcıda (priority encoder), diğer bitlerden bağımsız olarak ilk 1 bitini bulmak istersiniz.

Normal bir case statement, önemsemediğiniz bitlerin her olası kombinasyonunu listelemenizi gerektirir — ki bu geniş veri yolları için imkansızdır.

casez ve casex bu sorunu ?, z veya x kullanarak belirli bitleri "don't care" (fark etmez) olarak işaretlemenize izin vererek çözer.

Casez - Casex - Normal Case Karşılaştırması

İfade	Önemsiz (Don't-Care) Bitler	En Uygun Kullanım
`case`	Yok	Tam eşleşme
`casez`	`z` veya `?`	Öncelikli kodlayıcılar (önermeli)
`casex`	`x`, `z`, veya `?`	Kaçının (hataları gizler)

casez, z veya ? olan bitleri yok sayar (önerilen)
casex ayrıca x bitlerini de yok sayar — bu da simülasyon hatalarını gizleyebilir

Her zaman casez kullanın, casex kullanmayın. casex ilk olarak oluşturuldu, ancak mühendisler bunun tehlikeli olduğunu fark ettiler çünkü x değerlerini (genellikle ilklendirilmemiş yazmaçları veya simülasyon hatalarını belirtir) göz ardı eder. casez daha güvenli bir alternatif olarak sunulmuştur.

Örnek

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

? işareti "fark etmez" (don't care) anlamına gelir — o bit 0, 1 veya herhangi bir şey olabilir.

Görev

Ne yapılmalı:

Bu dekoderin çalışmasını sağlamak için eksik olan casez ifadesini ekleyin.

Nasıl çalışır:

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
Varsayılan (Default) → out = 4'b0000

Kendin dene

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: casez ifadesi ekle
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule