Casex ve Casez

Coddy'nin Verilog Journey'sinin Temel Bilgiler bölümünün bir parçası. Ders 56 / 90.

Bazen bir değerde yalnızca belirli bitlerle ilgilenirken diğer bitler yok sayılabilir. Örneğin, bir öncelik kodlayıcıda diğer bitlerden bağımsız olarak ilk 1 bitini bulmak istersin.

Normal bir case ifadesi, geniş veri yolları için imkânsız olan don't-care bitlerinin tüm olası kombinasyonlarını listelemenizi gerektirirdi.

casez ve casex bu sorunu, belirli bitleri ?, z veya x kullanarak "önemsiz" olarak işaretlemenize izin vererek çözer.

Casez ve Casex ve Normal Case

İfade	Önemsenmeyen Bitler	En Uygun Olduğu Yer
`case`	Yok	Tam eşleştirme
`casez`	`z` veya `?`	Öncelik kodlayıcıları (önerilir)
`casex`	`x`, `z` veya `?`	Kaçının (hataları gizler)

casez, z veya ? olan bitleri yok sayar (önerilir)
casex ayrıca simülasyon hatalarını gizleyebilen x bitlerini de yok sayar

Her zaman casez kullanın, casex kullanmayın. casex önce oluşturuldu, ancak mühendisler bunun tehlikeli olduğunu fark etti; çünkü x değerlerini (bunlar genellikle başlatılmamış yazmaçları veya benzetim hatalarını gösterir) yok sayar. casez daha güvenli bir alternatif olarak tanıtıldı.

Örnek

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

? “önemsiz” anlamına gelir. Bu bit 0, 1 veya herhangi bir şey olabilir.

Görev

Ne yapılmalı:

Bu kod çözücünün çalışmasını sağlamak için eksik casez ifadesini ekleyin.

Nasıl çalışır:

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
Varsayılan → out = 4'b0000

Kendin dene

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: casez ifadesi ekle
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule

Kendini test et

Bu ders kısa bir quiz içerir. Soruları yanıtlamak ve ilerlemeni kaydetmek için derse başla.

Temel Bilgiler bölümündeki tüm dersler

Kendi başına pratik yap: Online Verilog derleyicisi