Conception d’un multiplexeur 2 vers 1
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 64 sur 90.
Défi
Un multiplexeur (MUX) est un circuit numérique qui sélectionne une entrée parmi plusieurs et la transmet vers une sortie unique en fonction d’un signal de sélection. Imagine-le comme un sélecteur de données. Plusieurs entrées arrivent, et tu choisis laquelle va vers la sortie.
Dans ce projet, tu vas construire des multiplexeurs de différentes tailles à l’aide d’instructions if-else et case.
Multiplexeur 2 vers 1
Le multiplexeur 2 vers 1 est la forme la plus simple. Il possède deux entrées de données (in0 et in1), une entrée de sélection (sel) et une sortie (out). Lorsque sel vaut 0, la sortie suit in0. Lorsque sel vaut 1, la sortie suit in1. Tu vas l’implémenter à l’aide d’une instruction if-else à l’intérieur d’un bloc always @(*).
Exemple : Si in0 = 0, in1 = 1 et sel = 1, alors out = 1.
Un multiplexeur 2 vers 1 sélectionne l’une de deux entrées et la transmet vers la sortie en fonction d’un signal de sélection.
Table de vérité
| sel | out |
|---|---|
| 0 | out = in0 |
| 1 | out = in1 |
Lorsque sel vaut 0, la sortie suit in0. Lorsque sel vaut 1, la sortie suit in1.
À faire :
- Créer un module nommé
mux2to1 - Ajouter l’entrée
in0(1 bit) - Ajouter l’entrée
in1(1 bit) - Ajouter l’entrée
sel(1 bit) - Ajouter la sortie
out(1 bit, de typereg) - Ajouter un bloc
always @(*) - À l’intérieur, ajouter une instruction
if-else:- Si
sel == 0, définirout = in0 - Sinon, définir
out = in1
- Si
- Terminer avec
endmodule
Essayez vous-même
// Étape 1 : Créer le module nommé mux2to1
// Étape 2 : Ajouter l'entrée in0
// Étape 3 : Ajouter l'entrée in1
// Étape 4 : Ajouter l'entrée sel
// Étape 5 : Ajouter la sortie out (type reg)
// Étape 6 : Ajouter le bloc always @(*)
// Étape 7 : Ajouter l'instruction if-else
// Si sel == 0, out = in0
// Sinon, out = in1
// Étape 8 : EndmoduleToutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 1
Utilisation de l’instruction case15Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsTemporisation des transitionsÉcriture du banc de testVérification de la sortieEntraînez-vous par vous-même : Compilateur Verilog en ligne