Creating Stimulus
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 74 sur 90.
Stimulus désigne les valeurs d’entrée que vous appliquez à votre conception pour vérifier qu’elle fonctionne correctement. En modifiant les inputs et en observant les sorties, vous pouvez vérifier que votre conception se comporte comme prévu.
Imaginez cela comme le test d’une machine : vous appuyez sur différents boutons (stimulus) et observez ce qui se passe (outputs). Créer un bon stimulus est un élément essentiel de l’écriture d’un testbench.
Par exemple, examinez le stimulus dans le testbench suivant :
module testbench;
reg a, b;
wire c;
and_gate dut (
.a(a),
.b(b),
.c(c)
);
initial begin
// LE STIMULUS COMMENCE ICI
// Cas de test 1 : Les deux entrées sont à 0
a = 0; b = 0; #10;
// Cas de test 2 : a=0, b=1
a = 0; b = 1; #10;
// Cas de test 3 : a=1, b=0
a = 1; b = 0; #10;
// Cas de test 4 : Les deux entrées sont à 1
a = 1; b = 1; #10;
// LE STIMULUS SE TERMINE ICI
$finish;
end
endmoduleChaque stimulus est appliqué, puis nous attendons 10 unités de temps (#10) avant le stimulus suivant. Cela laisse au DUT le temps de produire une sortie.
Méthodes pour créer un stimulus
| Méthode | Idéal pour | Exemple |
|---|---|---|
| Affectations séquentielles | Tests simples | a = 0; b = 0; #10; |
| Boucle for | Tester toutes les combinaisons | for (i = 0; i < 4; i++) |
| Boucle repeat | Répéter des motifs | repeat (10) #5 clk = ~clk; |
| Boucle forever | Signaux continus | forever #5 clk = ~clk; |
Méthode 1 : Affectations séquentielles
La manière la plus simple de créer un stimulus. Vous affectez les valeurs une par une avec des délais.
initial begin
a = 0; b = 0; #10;
a = 0; b = 1; #10;
a = 1; b = 0; #10;
a = 1; b = 1; #10;
$finish;
endMéthode 2 : boucle for
Utile lorsque vous souhaitez tester toutes les combinaisons d’entrées possibles.
integer i;
initial begin
for (i = 0; i < 4; i = i + 1) begin
{a, b} = i;
#10;
end
$finish;
endCela teste : 00, 01, 10, 11.
Méthode 3 : boucle repeat
Utile pour répéter le même stimulus plusieurs fois.
initial begin
a = 0; b = 1;
repeat (10) begin
#10 a = ~a;
end
$finish;
endMéthode 4 : Boucle forever
Utile pour les signaux continus comme les horloges.
initial begin
clk = 0;
forever #5 clk = ~clk;
endRègles importantes
| Règle | Explication |
|---|---|
| Utilisez des délais entre les affectations de stimulus | #10 laisse au DUT le temps de répondre |
Utilisez reg pour les signaux de stimulus | Parce qu’ils changent au fil du temps |
Ajoutez $finish à la fin | Pour arrêter la simulation |
Défi
On vous donne un module de porte OR. Votre tâche consiste à ajouter le stimulus manquant et les instructions $display pour afficher les résultats.
À faire :
Ajoutez un stimulus pour tester les quatre combinaisons d’entrées (00, 01, 10, 11) :
- Sur chaque ligne, définissez les valeurs de
xety - Ajoutez
#10pour un délai - Ajoutez
$displaypour afficher le résultat
L’instruction <strong>$display</strong> devrait ressembler à ceci :
$display("%d %d | %d", x, y, z);Essayez vous-même
module or_gate (
input x,
input y,
output z
);
assign z = x | y;
endmodule
module testbench;
reg x, y;
wire z;
or_gate dut (
.x(x),
.y(y),
.z(z)
);
initial begin
$display("x y | z");
$display("---------");
// TODO: Ajouter le stimulus et l'affichage pour 0 0
// TODO: Ajouter le stimulus et l'affichage pour 0 1
// TODO: Ajouter le stimulus et l'affichage pour 1 0
// TODO: Ajouter le stimulus et l'affichage pour 1 1
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge14Testbench Basics
What Is A TestbenchCreating StimulusDisplay And MonitorDumpfile And DumpvarsUsing System TasksRecap - Full Testbench3Number System
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