Créer des stimuli
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 74 sur 90.
Stimulus désigne les valeurs d’entrée que vous appliquez à votre conception pour vérifier qu’elle fonctionne correctement. En modifiant les entrées et en observant les sorties, vous pouvez vérifier que votre conception se comporte comme prévu.
Imagine que tu testes une machine : tu appuies sur différents boutons (stimulus) et tu observes ce qui se passe (sorties). Créer un bon stimulus est essentiel pour écrire un banc de test.
Par exemple, examine le stimulus dans le banc de test suivant :
module testbench;
reg a, b;
wire c;
and_gate dut (
.a(a),
.b(b),
.c(c)
);
initial begin
// LE STIMULUS COMMENCE ICI
// Cas de test 1 : les deux entrées valent 0
a = 0; b = 0; #10;
// Cas de test 2 : a=0, b=1
a = 0; b = 1; #10;
// Cas de test 3 : a=1, b=0
a = 1; b = 0; #10;
// Cas de test 4 : les deux entrées valent 1
a = 1; b = 1; #10;
// LE STIMULUS SE TERMINE ICI
$finish;
end
endmoduleChaque stimulus est appliqué, puis nous attendons 10 unités de temps (#10) avant le stimulus suivant. Cela donne au DUT le temps de produire une sortie.
Méthodes pour créer un stimulus
| Méthode | Idéal pour | Exemple |
|---|---|---|
| Affectations séquentielles | Tests simples | a = 0; b = 0; #10; |
| Boucle For | Tester toutes les combinaisons | for (i = 0; i < 4; i++) |
| Boucle Repeat | Répéter des motifs | repeat (10) #5 clk = ~clk; |
| Boucle Forever | Signaux continus | forever #5 clk = ~clk; |
Méthode 1 : Affectations séquentielles
La façon la plus simple de créer un stimulus. Tu attribues les valeurs une par une avec des délais.
initial begin
a = 0; b = 0; #10;
a = 0; b = 1; #10;
a = 1; b = 0; #10;
a = 1; b = 1; #10;
$finish;
endMéthode 2 : boucle for
Utile lorsque tu veux tester toutes les combinaisons d’entrées possibles.
integer i;
initial begin
for (i = 0; i < 4; i = i + 1) begin
{a, b} = i;
#10;
end
$finish;
endCela teste : 00, 01, 10, 11.
Méthode 3 : Boucle repeat
Utile pour répéter le même stimulus de nombreuses fois.
initial begin
a = 0; b = 1;
repeat (10) begin
#10 a = ~a;
end
$finish;
endMéthode 4 : boucle infinie
Utile pour les signaux continus comme les horloges.
initial begin
clk = 0;
forever #5 clk = ~clk;
endRègles importantes
| Règle | Explication |
|---|---|
| Utilisez des délais entre les affectations de stimulus | #10 laisse le temps au DUT de répondre |
Utilisez reg pour les signaux de stimulus | Car ils changent au fil du temps |
Ajoutez $finish à la fin | Pour arrêter la simulation |
Défi
On vous donne un module de porte OU. Votre tâche consiste à ajouter les instructions de stimulus et $display manquantes pour afficher les résultats.
À faire :
Ajoutez des stimuli pour tester les quatre combinaisons d’entrées (00, 01, 10, 11) :
- Sur chaque ligne, définissez les valeurs de
xety - Ajoutez
#10pour créer un délai - Ajoutez
$displaypour afficher le résultat
L’instruction $display doit ressembler à ceci :
$display("%d %d | %d", x, y, z);Essayez vous-même
module or_gate (
input x,
input y,
output z
);
assign z = x | y;
endmodule
module testbench;
reg x, y;
wire z;
or_gate dut (
.x(x),
.y(y),
.z(z)
);
initial begin
$display("x y | z");
$display("---------");
// TODO: Ajouter les stimuli et l'affichage pour 0 0
// TODO: Ajouter les stimuli et l'affichage pour 0 1
// TODO: Ajouter les stimuli et l'affichage pour 1 0
// TODO: Ajouter les stimuli et l'affichage pour 1 1
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles14Bases du banc de test
Qu'est-ce qu'un banc de testCréer des stimuliAffichage et surveillanceDumpfile et DumpvarsUtiliser les tâches systèmeRécapitulatif - Banc de test complet3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne