Reduction Operators
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 25 sur 90.
Les opérateurs de réduction s’appliquent à tous les bits d’un seul vecteur et les réduisent à un résultat d’un seul bit. Contrairement aux opérateurs bit à bit qui comparent deux nombres bit par bit, les opérateurs de réduction prennent un nombre et effectuent une opération sur tous ses bits afin de produire un seul résultat.
| Opérateur | Opération | Résultat |
|---|---|---|
& | ET de réduction | 1 si all bits valent 1 |
| | OU de réduction | 1 si at least one bit vaut 1 |
^ | OU exclusif de réduction | 1 si un odd number de bits valent 1 |
~& | NAND de réduction | 0 si all bits valent 1 |
~| | NOR de réduction | 0 si at least one bit vaut 1 |
~^ | XNOR de réduction | 1 si un even number de bits valent 1 |
Fonctionnement
Réduction AND (<strong>&</strong>) :
&4'b1111 = 1 // all bits are 1
&4'b1011 = 0 // pas tous les bits sont à 1
&4'b0000 = 0 // all bits are 0OU de réduction (<strong>|</strong>) :
|4'b0000 = 0 // no bits are 1
|4'b0100 = 1 // au moins un bit est 1
|4'b1111 = 1 // all bits are 1Réduction XOR (<strong>^</strong>) :
^4'b1010 = 0 // two 1's (even) → 0
^4'b1000 = 1 // one 1 (odd) → 1
^4'b1111 = 0 // quatre 1's (pair) → 0Exemple de code
module reduction_demo;
reg [3:0] a, b, c;
reg and_red, or_red, xor_red;
initial begin
a = 4'b1111;
b = 4'b1010;
c = 4'b1000;
and_red = &a; // 1111 → 1
or_red = |b; // 1010 → 1
xor_red = ^c; // 1000 → 1
$display("&4'b1111 = %d", and_red);
$display("|4'b1010 = %d", or_red);
$display("^4'b1000 = %d", xor_red);
$finish;
end
endmoduleSortie :
&4'b1111 = 1
|4'b1010 = 1
^4'b1000 = 1Utilisations courantes
Vérifier si tous les bits sont à 1 :
all_ones = &data; // 1 si data == 8'b11111111Vérifier si un bit quelconque vaut 1 :
any_one = |data; // 1 si data != 0Vérifier la parité (odd number de 1) :
odd_parity = ^data; // 1 si nombre impair de 1Vérifier si tous les bits sont à 0 :
all_zeros = ~|data; // 1 si data == 0Défi
Écrivez les expressions de réduction correctes pour chaque tâche.
À faire :
- Vérifiez si tous les bits de
avalent 1 et stockez le résultat dansall_ones - Vérifiez si un bit quelconque de
bvaut 1 et stockez le résultat dansany_one - Vérifiez si
ccontient un nombre impair de 1 et stockez le résultat dansodd_parity
Essayez vous-même
module reduction_challenge;
reg [3:0] a, b, c;
reg all_ones, any_one, odd_parity;
initial begin
a = 4'b1111;
b = 4'b0100;
c = 4'b1011;
all_ones = ______; // all bits 1?
any_one = ______; // any bit 1?
odd_parity = ______; // odd number of 1's?
$display("&4'b1111 = %d", all_ones);
$display("|4'b0100 = %d", any_one);
$display("^4'b1011 = %d", odd_parity);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
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Defining The StatesState Machine LogicEntraînez-vous par vous-même : Compilateur Verilog en ligne