Opérateurs de réduction
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 25 sur 90.
Les opérateurs de réduction agissent sur tous les bits d’un seul vecteur et les réduisent à un résultat d’un seul bit. Contrairement aux opérateurs binaires qui comparent deux nombres bit par bit, les opérateurs de réduction prennent un nombre et effectuent une opération sur tous ses bits afin de produire un seul résultat.
| Opérateur | Opération | Résultat |
|---|---|---|
& | ET de réduction | 1 si tous les bits sont à 1 |
| | OU de réduction | 1 si au moins un bit est à 1 |
^ | OU exclusif de réduction | 1 si un nombre impair de bits sont à 1 |
~& | NON-ET de réduction | 0 si tous les bits sont à 1 |
~| | NON-OU de réduction | 0 si au moins un bit est à 1 |
~^ | NON-OU exclusif de réduction | 1 si un nombre pair de bits sont à 1 |
Comment ils fonctionnent
ET de réduction (&) :
&4'b1111 = 1 // all bits are 1
&4'b1011 = 0 // tous les bits ne sont pas à 1
&4'b0000 = 0 // all bits are 0OR de réduction (|) :
|4'b0000 = 0 // no bits are 1
|4'b0100 = 1 // au moins un bit vaut 1
|4'b1111 = 1 // all bits are 1XOR de réduction (^) :
^4'b1010 = 0 // two 1's (even) → 0
^4'b1000 = 1 // one 1 (odd) → 1
^4'b1111 = 0 // quatre 1 (pair) → 0Exemple de code
module reduction_demo;
reg [3:0] a, b, c;
reg and_red, or_red, xor_red;
initial begin
a = 4'b1111;
b = 4'b1010;
c = 4'b1000;
and_red = &a; // 1111 → 1
or_red = |b; // 1010 → 1
xor_red = ^c; // 1000 → 1
$display("&4'b1111 = %d", and_red);
$display("|4'b1010 = %d", or_red);
$display("^4'b1000 = %d", xor_red);
$finish;
end
endmoduleSortie :
&4'b1111 = 1
|4'b1010 = 1
^4'b1000 = 1Utilisations courantes
Vérifier si tous les bits valent 1 :
all_ones = &data; // 1 si data == 8'b11111111Vérifier si un bit quelconque vaut 1 :
any_one = |data; // 1 si data != 0Vérifier la parité (nombre impair de 1) :
odd_parity = ^data; // 1 si le nombre de 1 est impairVérifier si tous les bits sont à 0 :
all_zeros = ~|data; // 1 si data == 0Défi
Écrivez les expressions de réduction correctes pour chaque tâche.
À faire :
- Vérifiez si tous les bits de
avalent 1 et stockez le résultat dansall_ones - Vérifiez si au moins un bit de
bvaut 1 et stockez le résultat dansany_one - Vérifiez si
ccontient un nombre impair de bits à 1 et stockez le résultat dansodd_parity
Essayez vous-même
module reduction_challenge;
reg [3:0] a, b, c;
reg all_ones, any_one, odd_parity;
initial begin
a = 4'b1111;
b = 4'b0100;
c = 4'b1011;
all_ones = ______; // all bits 1?
any_one = ______; // any bit 1?
odd_parity = ______; // odd number of 1's?
$display("&4'b1111 = %d", all_ones);
$display("|4'b0100 = %d", any_one);
$display("^4'b1011 = %d", odd_parity);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne