Récapitulatif - Contrôle de la temporisation
Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 72 sur 90.
Défi
Ce défi teste votre compréhension des délais, des délais de porte, des délais d'assignation, de l'échelle de temps (timescale) et de la génération d'horloge.
Ce qu'il faut faire :
- Ajoutez une directive
timescaleavec1ns / 1ps - Générez une horloge qui bascule toutes les 5 unités de temps
- Ajoutez une porte AND avec un délai de porte de 3 unités de temps
- Utilisez un délai d'assignation pour assigner
aàbaprès 2 unités de temps (lisezaimmédiatement)
Essayez vous-même
// TODO: Ajouter la directive d'échelle de temps (1ns / 1ps)
module timing_challenge;
reg clk;
reg a, b;
wire out;
initial begin
clk = 0;
end
// TODO: Générer une horloge qui bascule toutes les 5 unités de temps
// TODO: Ajouter une porte ET avec un délai de 3 unités de temps (entrées a, b, sortie out)
initial begin
$monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
a = 1;
// TODO: Utiliser un délai d'affectation pour assigner a à b après 2 unités de temps
// Lire a maintenant, assigner à b après 2 unités de temps
#20;
$finish;
end
endmoduleToutes les leçons de Fondamentaux
1Introduction
Qu'est-ce que VerilogHardware vs SoftwareNiveaux d'abstraction de conceptionVotre premier moduleCommentaires4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Assignation et portes logiques
Assignation continueAssignation avec opérateursPrimitives de portes intégréesPortes AND OR NOTPortes XOR XNORRécapitulatif - Circuit à portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'ALU13Temporisation et Délais
Qu'est-ce que les délaisDélais de porteDélais d'affectationDirective TimescaleGénération d'horlogeRécapitulatif - Contrôle de la temporisation2Types de données
Type WireType RegEntiers et RéelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RépéterBoucle InfinieInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres avec tailleNombres sans tailleNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats de nombres6Modules
Structure d'un modulePorts d'entrée et de sortiePorts InoutInstanciation de moduleMappage de ports par nomMappage de ports par ordreRécapitulatif - Créer un module9Blocs procéduraux
Bloc AlwaysBloc InitialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - Always vs Initial12Projet Multiplexeur
Conception d'un Mux 2 vers 1Conception d'un Mux 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à états