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Récapitulatif - Construire un module

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 36 sur 90.

Défi

Ce défi combine tout ce que tu as appris dans ce chapitre. Tu vas créer un module à partir de zéro et en instancier un.

Que faire :

Partie 1 : Crée un module nommé flipflop avec :

Une entrée de 1 bit nommée clk
Une entrée de 1 bit nommée d
Une entrée de 1 bit nommée reset
Une sortie de 1 bit nommée q (utilise reg, assigné dans un bloc always)

Le module doit fonctionner comme suit :

Quand reset vaut 1, q devient 0
Sinon, à chaque front d’horloge, q prend la valeur de d

Partie 2 : Instancie le module flipflop dans le module top en associant les ports par leur nom

Connecte les ports aux signaux suivants :

Port clk → signal clock
Port d → signal data
Port reset → signal reset_signal
Port q → signal out

Essayez vous-même

// Partie 1 : Créer le module flipflop

  // TODO: Ajouter les ports

  // TODO: Ajouter un bloc always avec posedge clk et posedge reset
  
  // Si reset vaut 1, q <= 0
  
  // Sinon, q <= d


// Partie 2 : Module top avec instanciation
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Instancier flipflop avec le nom d’instance ff1
  
  // Utiliser l’association des ports par nom : .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule

Toutes les leçons de Fondamentaux

1Introduction

Qu’est-ce que Verilog Matériel vs logiciel Votre premier module Commentaires Niveaux d’abstraction de conception

4Opérateurs - Partie 1

Opérateurs arithmétiques Opérateur modulo Opérateurs de comparaison Récapitulatif - Mathématiques simples Opérateurs bit à bit

7Affectations et portes

Affectation continue Affectation avec opérateurs Primitives de portes intégrées Portes AND, OR et NOT Portes XOR et XNOR Récapitulatif - Circuit de portes logiques

10Prise de décision

Instruction If If - Else Récapitulatif - Comparateur simple Instruction Case Casex et Casez Récapitulatif - Conception d'une ALU

13Temporisation et délais

Que sont les délais Délais de porte Délais d’affectation Directive de timescale Génération d’horloge Récapitulatif - Contrôle de la temporisation

16Défis finaux

Compteur 4 bits Conception d’un décodeur Registre à décalage

3Système de numération

Représentation binaire Nombres dimensionnés Nombres non dimensionnés Nombres négatifs Valeurs spéciales X et Z Récapitulatif - Formats des nombres

6Modules

Structure d’un module Ports d’entrée et de sortie Ports Inout Instantiation d’un module Association des ports par nom Association des ports par ordreRécapitulatif - Construire un module

9Blocs procéduraux

Bloc always Bloc initial Liste de sensibilité Affectation bloquante Affectation non bloquante Récapitulatif - always vs initial

12Projet de multiplexeur

Conception d’un multiplexeur 2 vers 1 Conception d’un multiplexeur 4 vers 1

Leçon de projet

Utilisation de l’instruction case

Leçon de projet

15Contrôleur de feux de circulation

Définition des états Logique de la machine à états

Leçon de projet

Temporisation des transitions

Leçon de projet

Écriture du banc de test

Leçon de projet

Vérification de la sortie

Leçon de projet

Entraînez-vous par vous-même : Compilateur Verilog en ligne