Récapitulatif - Créer un module

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 36 sur 90.

Défi

Ce défi combine tout ce que vous avez appris dans ce chapitre. Vous allez créer un module à partir de zéro et l'instancier.

Ce qu'il faut faire :

Partie 1 : Créer un module appelé flipflop avec :

Une entrée de 1 bit appelée clk
Une entrée de 1 bit appelée d
Une entrée de 1 bit appelée reset
Une sortie de 1 bit appelée q (utilisez reg, assignée dans un bloc always)

Le module doit fonctionner comme suit :

Lorsque reset est à 1, q devient 0
Sinon, à chaque front d'horloge, q devient d

Partie 2 : Instancier le module flipflop dans le module top en utilisant le mappage de ports par nom

Connectez les ports aux signaux suivants :

Port clk → signal clock
Port d → signal data
Port reset → signal reset_signal
Port q → signal out

Essayez vous-même

// Partie 1 : Créer le module flipflop

  // TODO : Ajouter les ports

  // TODO : Ajouter le bloc always avec posedge clk et posedge reset
  
  // Si reset est à 1, q <= 0
  
  // Sinon q <= d


// Partie 2 : Module top avec instanciation
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO : Instancier flipflop avec le nom d'instance ff1
  
  // Utiliser le mappage de ports par nom : .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule