Récapitulatif - Construire un module
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 36 sur 90.
Défi
Ce défi combine tout ce que vous avez appris dans ce chapitre. Vous allez créer un module à partir de zéro et l'instancier.
À faire :
Partie 1 : Créez un module appelé <strong>flipflop</strong> avec :
- Entrée de 1 bit appelée
clk - Entrée de 1 bit appelée
d - Entrée de 1 bit appelée
reset - Sortie de 1 bit appelée
q(utilisez reg, assigné dans un bloc always)
Le module doit fonctionner comme suit :
- Lorsque
resetvaut 1,qdevient 0 - Sinon, à chaque front d'horloge,
qdevientd
Partie 2 : Instanciez le module <strong>flipflop</strong> dans le module <strong>top</strong> en utilisant une association des ports par nom
Connectez les ports aux signaux suivants :
- Port
clk→ signalclock - Port
d→ signaldata - Port
reset→ signalreset_signal - Port
q→ signalout
Essayez vous-même
// Partie 1 : Créer le module flipflop
// TODO: Ajouter les ports
// TODO: Ajouter le bloc always avec posedge clk et posedge reset
// Si reset est 1, q <= 0
// Sinon q <= d
// Partie 2 : Module top avec instanciation
module top (
input clock,
input data,
input reset_signal,
output out
);
// TODO: Instancier flipflop avec le nom d'instance ff1
// Utiliser le mapping de ports par nom : .clk(clock), .d(data), .reset(reset_signal), .q(out)
endmoduleToutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 1
Utilisation de l’instruction case15Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsTemporisation des transitionsÉcriture du banc de testVérification de la sortieEntraînez-vous par vous-même : Compilateur Verilog en ligne