Recap - Build A Module

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 36 sur 90.

Défi

Ce défi combine tout ce que tu as appris dans ce chapitre. Tu vas créer un module à partir de zéro et l’instancier.

À faire :

Partie 1 : créer un module appelé flipflop avec :

entrée de 1 bit appelée clk
entrée de 1 bit appelée d
entrée de 1 bit appelée reset
sortie de 1 bit appelée q (utilise reg, affecté dans always block)

Le module doit fonctionner comme suit :

Lorsque reset vaut 1, q devient 0
Sinon, à chaque front d’horloge, q devient d

Partie 2 : instancier le flipflop module dans le top module en utilisant le mapping des ports par nom

Connecte les ports aux signaux suivants :

Port clk → signal clock
Port d → signal data
Port reset → signal reset_signal
Port q → signal out

Essayez vous-même

// Partie 1 : Créer le module flipflop

  // TODO: Ajouter les ports

  // TODO: Ajouter le bloc always avec posedge clk et posedge reset
  
  // Si reset est 1, q <= 0
  
  // Sinon q <= d


// Partie 2 : Module top avec instanciation
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Instancier flipflop avec le nom d'instance ff1
  
  // Utiliser le mapping de ports par nom : .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule