Qu’est-ce que Verilog
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 1 sur 90.
Verilog est un langage de description matérielle (HDL) utilisé pour modéliser, concevoir et simuler des circuits électroniques numériques, des simples portes logiques aux processeurs complexes.
Contrairement aux langages logiciels qui s’exécutent séquentiellement sur un CPU, Verilog décrit du matériel qui fonctionne en parallèle. C’est la norme industrielle pour la conception de FPGA et d’ASIC, utilisée dans des outils comme ModelSim, Vivado et Quartus.
Dans ce cours, vous apprendrez Verilog depuis les bases, en commençant par la sortie de simulation élémentaire, puis en construisant des circuits combinatoires et séquentiels, et enfin en concevant de vrais modules comme des compteurs, des registres à décalage et des interfaces UART.
Défi
FacileBienvenue dans votre premier programme Verilog ! Le code est déjà écrit pour vous.
Que faire :
- Observez le code. Il utilise
$displaypour afficher du texte, de manière similaire àprintfen C - Cliquez sur Exécuter le code pour le compiler et le simuler
- Vous devriez voir
Hello World!dans la sortie
Remarque : Chaque programme Verilog s’exécute à l’intérieur d’un module. Le bloc initial s’exécute une fois au début de la simulation, et $finish y met fin.
Essayez vous-même
module main;
initial begin
$display("Hello World!");
$finish;
end
endmoduleToutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputEntraînez-vous par vous-même : Compilateur Verilog en ligne