Définition des états

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 79 sur 90.

Défi

Un contrôleur de feu de circulation est une machine à états finis qui alterne entre différents états de feux (Rouge, Jaune, Vert) selon des intervalles de temps spécifiques. Une machine à états finis (FSM) est un circuit qui peut se trouver dans un nombre limité d'états. Elle passe d'un état à un autre en fonction d'entrées ou d'un chronométrage.

Dans ce projet, vous allez construire un contrôleur de feu de circulation pour une intersection simple. Le feu de circulation possède trois sorties :

Feu	`Output`	Signification
Rouge	`red = 1`	Arrêt
Jaune	`yellow = 1`	Attention
Vert	`green = 1`	Partez

Les feux alternent dans cet ordre :

Green → Yellow → Red → Green → …

Séquence de chronométrage

`state`	Durée	État suivant
Vert	30 secondes	Jaune
Jaune	10 secondes	Rouge
Rouge	40 secondes	Vert

Dans cette leçon, vous allez définir les états du contrôleur de feu de circulation.

Un feu de circulation a trois états possibles :

`state`	Feu	Code
Vert	Feu vert ALLUMÉ	2'b00
Jaune	Feu jaune ALLUMÉ	2'b01
Rouge	Feu rouge ALLUMÉ	2'b10

Complétez le module en ajoutant les parties manquantes.

Ce qu'il faut faire :

Définir le codage des états : 0=Green, 1=Yellow, 2=Red

Declare un register de 2 bits nommé state
Declare un register de 6 bits nommé counter (pour un chronométrage allant jusqu'à 40 secondes)
Ajoutez les assignments de sortie :
- Lorsque state est 0 : green = 1, yellow = 0, red = 0
- Lorsque state est 1 : green = 0, yellow = 1, red = 0
- Lorsque state est 2 : green = 0, yellow = 0, red = 1

Essayez vous-même

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // TODO: Tâche 1 - Déclarer le registre d'état (2 bits)
  
  // TODO: Tâche 2 - Déclarer le registre compteur (6 bits)
  

  // TODO: Tâche 3 - Affectations des sorties en utilisant case (state)
  // état 0 : green=1, yellow=0, red=0
  // état 1 : green=0, yellow=1, red=0
  // état 2 : green=0, yellow=0, red=1

endmodule