Defining The States

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 79 sur 90.

Défi

Un contrôleur de feux de circulation est une machine à états finis qui parcourt différents états de feux (Red, Yellow, Green) selon des intervalles de temps précis. Une machine à états finis (FSM) est un circuit qui peut se trouver dans un nombre limité d’états. Elle passe d’un état à un autre en fonction des entrées ou du temps.

Dans ce projet, vous allez créer un contrôleur de feux de circulation pour une intersection simple. Le feu de circulation possède trois sorties :

Feu	Sortie	Signification
red	`red = 1`	Arrêt
yellow	`yellow = 1`	Prudence
green	`green = 1`	Avancer

Les feux suivent cet ordre :

Green → Yellow → Red → Green → …

Séquence temporelle

État	Durée	État suivant
Green	30 secondes	Yellow
Yellow	10 secondes	Red
Red	40 secondes	Green

Dans cette leçon, vous allez définir les états du contrôleur de feux de circulation.

Un feu de circulation possède trois états possibles :

État	Feu	Code
Green	Feu green allumé	2'b00
Yellow	Feu yellow allumé	2'b01
Red	Feu red allumé	2'b10

Complétez le module en ajoutant les éléments manquants.

À faire :

Définir le codage des états : 0=Green, 1=Yellow, 2=Red

Declare un registre de 2 bits appelé state
Declare un registre de 6 bits appelé counter (pour une durée pouvant atteindre 40 secondes)
Ajoutez les affectations des sorties dans un bloc always combinatoire, always @(*) begin ... end, contenant un case (state). red, yellow et green sont déclarés comme output reg, et un reg ne peut être affecté que dans un tel bloc. Le @(*) signifie que le bloc s’exécute à nouveau chaque fois qu’une valeur qu’il lit change ; ici, il s’agit de state :
- Lorsque state vaut 0 : green = 1, yellow = 0, red = 0
- Lorsque state vaut 1 : green = 0, yellow = 1, red = 0
- Lorsque state vaut 2 : green = 0, yellow = 0, red = 1

Essayez vous-même

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // TODO: Tâche 1 - Déclarer le registre d'état (2 bits)
  
  // TODO: Tâche 2 - Déclarer le registre compteur (6 bits)
  

  // TODO: Tâche 3 - Affectations de sortie en utilisant case (state)
  // état 0 : green=1, yellow=0, red=0
  // état 1 : green=0, yellow=1, red=0
  // état 2 : green=0, yellow=0, red=1

endmodule