Type wire
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 6 sur 90.
En Verilog, nous devons déclarer le type de signal que nous utilisons. Le type le plus courant est wire.
Un wire représente une connexion physique entre des composants. C'est comme un véritable fil dans un circuit.
- Les fils ne peuvent pas stocker de valeurs : ils ne font que transmettre des valeurs
- Les fils sont utilisés avec les instructions
assign - Les fils servent à connecter les modules entre eux
Déclarer un fil
wire a; // Fil à un seul bit
wire b, c; // Plusieurs fils sur une ligneComment fonctionnent les fils
module wire_example;
wire x;
reg y;
assign x = y; // x suit toujours y
endmodulex est connecté à y. Chaque fois que y change, x change instantanément.
Les fils sont couramment utilisés pour connecter les entrées et les sorties :
module and_gate(
input a, // 'a' is a wire by default
input b, // 'b' is a wire by default
output c // 'c' is a wire by default
);
assign c = a & b; // c est piloté par cette affectation
endmoduleDans cet exemple, a, b et c sont tous des fils.
Les fils sont la « colle » qui relie les différentes parties de votre circuit entre elles !
Défi
Que faire :
- Ajoutez un fil appelé
temp
Essayez vous-même
module simple(
input a,
input b,
output c
);
assign c = a & b;
// Déclarez le wire temp ici
endmodule
Testez-vousCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 1
Utilisation de l’instruction case15Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsTemporisation des transitionsÉcriture du banc de testVérification de la sortieEntraînez-vous par vous-même : Compilateur Verilog en ligne