Type Wire

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 6 sur 90.

En Verilog, nous devons déclarer le type de signal que nous utilisons. Le type le plus courant est wire.

Un wire représente une connexion physique entre les composants. C'est comme un vrai fil dans un circuit.

Les wires ne peuvent pas stocker de valeurs - ils ne font que transmettre les valeurs
Les wires sont utilisés avec des instructions assign
Les wires sont utilisés pour connecter des modules entre eux

Déclarer un wire

wire a;           // Wire d'un seul bit
wire b, c;        // Plusieurs wires sur une seule ligne

Fonctionnement des fils (Wires)

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x suit toujours y
endmodule

x est connecté à y. Chaque fois que y change, x change instantanément.

Les fils (wires) sont couramment utilisés pour connecter les entrées et les sorties :

module and_gate(
  input a,      // 'a' est un fil (wire) par défaut
  input b,      // 'b' est un fil (wire) par défaut
  output c      // 'c' est un fil (wire) par défaut
);
  assign c = a & b;  // c est piloté par cette affectation
endmodule

Dans cet exemple, a, b, et c sont tous des fils (wires).

Les fils sont la « colle » qui connecte les différentes parties de votre circuit ensemble !

Défi

À faire :

Ajoutez un wire nommé temp

Aide-mémoire

Wire représente une connexion physique entre les composants. Les fils ne peuvent pas stocker de valeurs — ils ne font que transmettre les valeurs.

wire a;       // Fil à un seul bit
wire b, c;    // Plusieurs fils sur une seule ligne

Les fils sont utilisés avec les instructions assign. Chaque fois que la source change, le fil se met à jour instantanément :

wire x;
assign x = y;  // x suit toujours y

Les entrées et sorties de module sont des fils par défaut :

module and_gate(
  input a,   // fil par défaut
  input b,   // fil par défaut
  output c   // fil par défaut
);
  assign c = a & b;
endmodule

Essayez vous-même

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // Déclarer le fil temp ici 


endmodule

Testez-vous

Cette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.

Toutes les leçons de Fondamentaux

1Introduction

Qu'est-ce que Verilog Hardware vs Software Niveaux d'abstraction de conception Votre premier module Commentaires

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Opérateurs arithmétiques Opérateur modulo Opérateurs de comparaison Récapitulatif - Mathématiques simples Opérateurs bit à bit

7Assignation et portes logiques

Assignation continue Assignation avec opérateurs Primitives de portes intégrées Portes AND OR NOT Portes XOR XNOR Récapitulatif - Circuit à portes logiques

10Prise de décision

Instruction If If - Else Récapitulatif - Comparateur simple Instruction Case Casex et Casez Récapitulatif - Conception d'ALU

13Temporisation et Délais

Qu'est-ce que les délais Délais de porte Délais d'affectation Directive Timescale Génération d'horloge Récapitulatif - Contrôle de la temporisation

16Défis finaux

Compteur 4 bits Conception de décodeur Registre à décalage