Wire Type

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 6 sur 90.

En Verilog, nous devons déclarer le type de signal que nous utilisons. Le type le plus courant est wire.

Un wire représente une connexion physique entre des composants. C’est comme un véritable fil dans un circuit.

Les wires ne peuvent pas stocker de valeurs : ils ne font que transmettre les valeurs
Les wires sont utilisés avec les instructions assign
Les wires servent à relier les modules entre eux

Déclarer un wire

wire a;           // Fil à un seul bit
wire b, c;        // Plusieurs fils sur une ligne

Comment fonctionnent les fils

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x suit toujours y
endmodule

x est connecté à y. Chaque fois que y change, x change instantanément.

Les fils sont couramment utilisés pour connecter les entrées et les sorties :

module and_gate(
  input a,      // 'a' is a wire by default
  input b,      // 'b' is a wire by default
  output c      // 'c' is a wire by default
);
  assign c = a & b;  // c est piloté par cette affectation
endmodule

Dans cet exemple, a, b et c sont tous des fils.

Les fils sont la « colle » qui relie les différentes parties de votre circuit entre elles !

Défi

À faire :

Ajoutez un wire appelé temp

Essayez vous-même

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // Déclarez le wire temp ici 


endmodule

Testez-vous

Cette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.

Toutes les leçons de Fondamentaux

Entraînez-vous par vous-même : Compilateur Verilog en ligne