Liste de sensibilité
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 48 sur 90.
La liste de sensibilité indique au bloc always quand s’exécuter. Elle s’écrit entre parenthèses après le symbole @.
La liste de sensibilité est un ensemble de signaux ou d’événements qui déclenchent le bloc always. Lorsqu’un signal de la liste change, le bloc s’exécute.
Syntaxe :
always @(sensitivity_list) begin
// Le code s'exécute lorsque les signaux de la liste changent
endTypes de liste de sensibilité
| Type | Syntaxe | Quand le bloc s’exécute |
|---|---|---|
| Tous les signaux (combinatoire) | always @(*) | Lorsqu’un signal à l’intérieur change |
| Signaux spécifiques | always @(a or b) | Lorsque a ou b change |
| Déclenchement sur front (séquentiel) | always @(posedge clk) | Sur le front montant de l’horloge |
| Fronts multiples | always @(posedge clk or posedge reset) | Sur le front de l’horloge ou le front de réinitialisation |
Option 1 : Tous les signaux (*)
La méthode la plus sûre et la plus courante pour la logique combinatoire.
always @(*) begin
out = a & b; // S'exécute lorsque a ou b changent
endLe * inclut automatiquement tous les signaux lus dans le bloc.
Option 2 : Signaux spécifiques
always @(a or b) begin
out = a & b; // S'exécute lorsque a ou b change
endSi vous oubliez un signal, la sortie ne se met pas à jour en simulation lorsque ce signal change ; la simulation ne correspond donc plus au matériel synthétisé.
Option 3 : Déclenchement sur front (posedge)
always @(posedge clk) begin
q <= d; // S'exécute sur le front montant de l'horloge
endUtilisez posedge pour le front montant, negedge pour le front descendant.
Option 4 : Bords multiples
always @(posedge clk or posedge reset) begin
if (reset)
q <= 0;
else
q <= d;
endS’exécute sur un front d’horloge ou un front de réinitialisation.
Erreurs courantes
| Erreur | Pourquoi est-ce incorrect ? |
|---|---|
always @(a or b or c) mais utilise d | d manquant → la sortie devient obsolète lors de la simulation (incompatibilité sim/synth) |
always @(posedge clk or reset) | posedge manquant pour le reset |
always @(clk) | Il faut utiliser posedge clk pour les bascules |
Défi
À faire :
- Ajoutez la liste de sensibilité correcte pour faire fonctionner cette bascule. Le bloc doit s’exécuter sur le front montant de
clk.
Essayez vous-même
module flipflop (
input clk,
input d,
output reg q
);
always @(______) begin
q <= d;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne