Utilisation des tâches système

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 77 sur 90.

Les tâches système sont des commandes intégrées en Verilog qui commencent par un signe dollar ($). Elles exécutent des fonctions utiles comme l'affichage de messages, la fin de la simulation et la création de fichiers de formes d'ondes.

Nous avons déjà couvert $display, $monitor, $dumpfile, et $dumpvars dans les leçons précédentes. Dans cette leçon, nous examinerons d'autres tâches système utiles dans les bancs de test (testbenches).

Tâches système supplémentaires

Tâche système	Objectif
`$time`	Retourner le temps de simulation actuel
`$finish`	Terminer la simulation
`$stop`	Mettre en pause la simulation
`$random`	Générer un nombre aléatoire

$time

Retourne le temps de simulation actuel. Utile pour suivre le moment où les événements se produisent.

$display("Current time is %0t", $time);

$finish

Termine la simulation. À toujours utiliser à la fin de votre testbench.

$finish;

$stop

Mettre en pause la simulation. Peut être reprise avec une commande du simulateur. Utile pour le débogage.

$stop;

$random

Génère un nombre aléatoire. Utile pour créer un stimulus de test aléatoire.

reg [7:0] rand_value;
rand_value = $random;

Exemple d'utilisation de plusieurs tâches système

module system_tasks_demo;
  reg [7:0] data;
  integer i;
  
  initial begin
    $display("Simulation started at time %0t", $time);
    
    for (i = 0; i < 5; i = i + 1) begin
      data = $random;
      $display("Random value %d: %b", i, data);
    end
    
    $stop;
    #10 $display("Resumed at time %0t", $time);
    
    $display("Simulation finished at time %0t", $time);
    $finish;
  end
endmodule

Défi

Ajoutez les tâches système manquantes à ce banc de test.

À faire :

Ajoutez $display pour afficher l'heure actuelle (time) au début (start)
Ajoutez $display pour afficher l'heure actuelle (time) à la fin (end)
Ajoutez $finish pour terminer la simulation

Essayez vous-même

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

module testbench;
  reg a, b;
  wire c;
  
  and_gate dut (
    .a(a),
    .b(b),
    .c(c)
  );

  initial begin
    // TODO: Ajouter $display avec l'heure actuelle au début
    // Format : "Start time: %0t"
    
    
    $monitor("Time %0t: a=%b, b=%b, c=%b", $time, a, b, c);
    
    a = 0; b = 0; #10;
    a = 0; b = 1; #10;
    a = 1; b = 0; #10;
    a = 1; b = 1; #10;
    
    // TODO: Ajouter $display avec l'heure actuelle à la fin
    // Format : "End time: %0t"
    
    
    // TODO: Ajouter $finish
    
  end
endmodule