Banc de test

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 90 sur 90.

Défi

Un testbench fournit des entrées à votre conception et crée un fichier de forme d'onde. Il ne possède pas de ports propres.

Votre tâche

Créez un testbench qui :

Déclare des reg pour clk, start, et data_in (8 bits)
Déclare un wire pour tx et un wire [3:0] pour cnt
Instancie le module uart_tx, en connectant tous les ports : .clk, .start, .data_in, .tx, .cnt
Génère une horloge (bascule toutes les 5 unités de temps)
À l'intérieur d'un bloc initial :
- Crée un fichier de forme d'onde nommé "uart.vcd" en utilisant $dumpfile et $dumpvars
- Définit clk = 0, start = 1, data_in = 8'b01000001 au temps 0
- Relâche start après 10 unités de temps (start = 0)
- S'exécute pendant 200 unités de temps

Après avoir exécuté le testbench, ouvrez la forme d'onde pour vérifier le signal tx.

Essayez vous-même

module uart_tx (
  input clk,
  input start,
  input [7:0] data_in,
  output reg tx,
  output reg [3:0] cnt
);

  reg [9:0] shift_reg;

  initial begin
    cnt = 0;
    tx = 1;
    shift_reg = 0;
  end

  always @(posedge clk) begin
    if (cnt == 0 && start) begin
      shift_reg <= {1'b1, data_in, 1'b0};
      cnt <= 1;
    end
    else if (cnt > 0 && cnt < 9) begin
      tx <= shift_reg[0];
      shift_reg <= shift_reg >> 1;
      cnt <= cnt + 1;
    end
    else if (cnt == 9) begin
      tx <= shift_reg[0];
      shift_reg <= shift_reg >> 1;
      cnt <= 0;
    end
  end

endmodule

Toutes les leçons de Fondamentaux

1Introduction

Qu'est-ce que Verilog Hardware vs Software Niveaux d'abstraction de conception Votre premier module Commentaires

4Opérateurs - Partie 1

Opérateurs arithmétiques Opérateur modulo Opérateurs de comparaison Récapitulatif - Mathématiques simples Opérateurs bit à bit

7Assignation et portes logiques

Assignation continue Assignation avec opérateurs Primitives de portes intégrées Portes AND OR NOT Portes XOR XNOR Récapitulatif - Circuit à portes logiques

10Prise de décision

Instruction If If - Else Récapitulatif - Comparateur simple Instruction Case Casex et Casez Récapitulatif - Conception d'ALU

13Temporisation et Délais

Qu'est-ce que les délais Délais de porte Délais d'affectation Directive Timescale Génération d'horloge Récapitulatif - Contrôle de la temporisation

16Défis finaux

Compteur 4 bits Conception de décodeur Registre à décalage