Récapitulatif - Banc de test complet

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 78 sur 90.

Défi

Ce défi teste tout ce que vous avez appris sur les bancs d’essai : stimulus, affichage, surveillance, dumpfile, dumpvars et tâches système. Un module de porte XOR vous est fourni pour être testé.
À faire :

Créez un banc d’essai complet qui :

Déclare les signaux (reg pour les entrées, wire pour la sortie)
Instancie la porte XOR avec le nom dut
Crée un fichier de forme d’onde nommé xor_waveform.vcd
Enregistre tous les signaux du banc d’essai
Affiche un en-tête : "Testing XOR Gate"
Utilise $monitor pour suivre le temps, x, y et z
Teste les quatre combinaisons d’entrées (00, 01, 10, 11) avec un délai de #10 entre chacune
Affiche "Test complete" à la fin
Termine la simulation avec $finish

Essayez vous-même

module xor_gate (
  input x,
  input y,
  output z
);
  assign z = x ^ y;
endmodule

module testbench;
  // TODO: Déclarer reg pour x et y
  
  // TODO: Déclarer wire pour z
  

  // TODO: Instancier xor_gate avec le nom dut
  // Connecter .x(x), .y(y), .z(z)


  initial begin
    // TODO: Ajouter $dumpfile "xor_waveform.vcd"
    
    // TODO: Ajouter $dumpvars (0, testbench)
    
    // TODO: Ajouter $display "Testing XOR Gate"
    
    // TODO: Ajouter $monitor pour time, x, y, z
    // Format : "Time %0t: x=%b, y=%b, z=%b"
    
    // TODO: Ajouter le stimulus pour les quatre combinaisons
    // 00, 01, 10, 11 avec un délai #10
    
    // TODO: Ajouter $display "Test complete"
    
    // TODO: Ajouter $finish
    
  end
endmodule