Ports d’entrée et de sortie

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 31 sur 90.

Les ports d’entrée et de sortie sont les connexions qui permettent à un module de communiquer avec le monde extérieur. Ils ressemblent aux broches d’une puce. Les ports constituent l’interface entre un module et le reste de la conception.

Chaque module possède :

Ports d’entrée : signaux qui arrivent dans le module
Ports de sortie : signaux qui sortent du module

Ports d’entrée

Les ports d’entrée reçoivent des données de l’extérieur. Ils ne peuvent pas être modifiés à l’intérieur du module : ils peuvent seulement être lus.

input clk;        // Entrée monobit
input [7:0] data; // Vecteur d'entrée 8 bits
input a, b;       // Plusieurs entrées sur une ligne

Règles pour les entrées :

Impossible de leur attribuer une valeur à l’intérieur du module
Impossible de les déclarer comme reg
Toujours wire (par défaut)

Ports de sortie

Les ports de sortie envoient des données vers l’extérieur. Ils peuvent être pilotés par des blocs assign ou always.

output out;           // Sortie monobit
output [3:0] result;  // Sortie 4 bits
output reg busy;      // La sortie peut être reg
output wire ready;    // La sortie peut être wire

Règles pour les sorties :

Peut être un wire (avec assign) ou un reg (avec always)
Doit être pilotée par quelque chose à l’intérieur du module

Syntaxe de déclaration des ports

La syntaxe de déclaration des ports est la manière spécifique dont vous écrivez les ports d’entrée et de sortie dans un module. Elle indique à Verilog trois choses à propos de chaque port :

Direction : s’agit-il d’une entrée, d’une sortie ou d’une entrée-sortie ?
Taille : de combien de bits est-elle large ?
Nom : comment s’appelle-t-elle ?

module example (
  input [7:0] data_in,    // Vecteur d'entrée
  input clk,              // Entrée unique
  input enable,           // Entrée unique
  output reg [7:0] out,   // Sortie reg
  output busy             // Sortie wire
);

Pourquoi la direction des ports est importante

La direction indique à Verilog :

Quels signaux le module peut lire (entrées)
Quels signaux le module peut écrire (sorties)
Quels types de connexions sont autorisés

Utiliser une mauvaise direction provoque des erreurs de compilation.

Exemple de code

module port_demo (
  input [3:0] a,        // Peut seulement lire
  input [3:0] b,        // Peut seulement lire
  output reg [3:0] sum, // Peut écrire (reg)
  output [3:0] diff     // Peut écrire (wire)
);
  always @(*) begin
    sum = a + b;        // Écriture dans l'output reg
  end
  
  assign diff = a - b;   // Écriture dans l'output wire
endmodule

Défi

Complétez les déclarations des ports

À faire :

Ajoutez une entrée de 8 bits appelée data_in
Ajoutez une entrée d’un seul bit appelée clk
Ajoutez une sortie de 4 bits appelée result (utilisez reg : elle sera affectée dans un bloc always)
Ajoutez une sortie d’un seul bit appelée valid (utilisez wire : elle sera affectée avec assign)

Essayez vous-même

module port_challenge (
  // Tâche 1 : Ajoutez une entrée 8 bits appelée data_in
  
  
  // Tâche 2 : Ajoutez une entrée d'un bit appelée clk
  
  
  // Tâche 3 : Ajoutez une sortie 4 bits appelée result (utilisez reg)
  
  
  // Tâche 4 : Ajoutez une sortie d'un bit appelée valid (utilisez wire)
  
  
);

  reg [3:0] counter;
  
  always @(posedge clk) begin
    counter <= counter + 1;
    result <= counter;
  end
  
  assign valid = (counter > 8);
  
endmodule