Délais de porte

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 68 sur 90.

Dans la leçon précédente, nous avons couvert les délais généraux utilisés comme #10 a = b; — ils attendent avant d'exécuter une instruction.

Dans cette leçon, nous abordons les délais de porte (gate delays), qui sont spécifiques aux primitives de portes intégrées comme and, or et not. Un délai de porte modélise le temps qu'il faut à une porte matérielle pour produire une sortie après la modification de ses entrées.

Dans le matériel réel, les portes ne répondent pas instantanément — il y a un léger délai. Lorsque vous utilisez des primitives de porte intégrées, vous pouvez ajouter un délai pour simuler le temps de propagation de la porte. La sortie ne change qu'après le délai spécifié.

Différence entre le délai général et le délai de porte

	General Delay	Gate Delay
Syntaxe	`#10 a = b;`	`and #5 (out, a, b);`
Position	`#` avant une instruction	`#` à l'intérieur d'une primitive de porte
Objectif	Attendre avant d'exécuter	Modéliser le temps de propagation de la porte

Syntaxe :

gate_type #(delay) (output, input1, input2, ...);

Le #(delay) précise le nombre d'unités de temps (time) que la porte prend pour répondre.

Exemple simple

and #5 (out, a, b);

Cette porte AND prend 5 unités de temps pour modifier sa sortie après la modification de a ou b.

Gate Delay with Multiple Inputs

nand #8 (out, a, b, c, d);   // NAND à 4 entrées avec un délai de 8 unités de temps

Règles importantes

Règle	Explication
Le delay vient après le nom de gate	`and #5 (out, a, b)`
Valeur de delay en unit de time	Basé sur la directive `timescale`
Tous les inputs affectent l'output	Tout changement d'input déclenche le delay
Non synthétisable	Les delays de gate sont uniquement pour la simulation

Défi

Ajoutez les délais de porte manquants à ce module. Utilisez des délais différents pour chaque porte.

Ce qu'il faut faire :

Porte AND : délai de 5 unités de temps
Porte OR : délai de 3 unités de temps
Porte NOT : délai de 2 unités de temps

Essayez vous-même

module gate_delay_challenge;
  reg a, b;
  wire and_out, or_out, not_out;
  
  // TODO: Ajouter une porte AND avec un délai de 5 unités de temps (entrées a, b)
  
  // TODO: Ajouter une porte OR avec un délai de 3 unités de temps (entrées a, b)
  
  // TODO: Ajouter une porte NOT avec un délai de 2 unités de temps (entrée a)
  

  initial begin
    $monitor("Time %0t: a=%b, b=%b | and=%b, or=%b, not=%b", 
              $time, a, b, and_out, or_out, not_out);
    
    a = 1; b = 1;
    #10 $finish;
  end
endmodule