Délais de porte

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 68 sur 90.

Dans la leçon précédente, nous avons abordé les délais généraux, utilisés comme #10 a = b;. Ils attendent avant d’exécuter une instruction.

Dans cette leçon, nous abordons les délais des portes, qui sont spécifiques aux primitives de porte intégrées comme and, or et not. Un délai de porte modélise le temps qu’une porte matérielle met à produire une sortie après la modification de ses entrées.

Dans le matériel réel, les portes ne réagissent pas instantanément. Il y a un court délai. Lorsque vous utilisez des primitives de porte intégrées, vous pouvez ajouter un délai pour simuler le temps de propagation de la porte. La sortie ne change qu’après le délai spécifié.

Différence entre le délai général et le délai de porte

	Délai général	Délai de porte
Syntaxe	`#10 a = b;`	`and #5 (out, a, b);`
Position	`#` avant une instruction	`#` à l’intérieur de la primitive de porte
Objectif	Attendre avant l’exécution	Modéliser le temps de propagation de la porte

Syntaxe :

gate_type #(delay) (output, input1, input2, ...);

Le #(delay) spécifie le nombre d’unités de temps nécessaires à la porte pour répondre.

Exemple simple

and #5 (out, a, b);

Cette porte AND met 5 unités de temps à modifier sa sortie après que a ou b a changé.

Délai de porte avec plusieurs entrées

nand #8 (out, a, b, c, d);   // NAND à 4 entrées avec un délai de 8 unités de temps

Règles importantes

Règle	Explication
Le délai vient après le nom de la porte	`and #5 (out, a, b)`
La valeur du délai est exprimée en unités de temps	Basée sur la directive `timescale`
Toutes les entrées affectent la sortie	Tout changement d'entrée déclenche le délai
Non synthétisable	Les délais des portes servent uniquement à la simulation

Défi

Ajoutez les délais de propagation manquants aux portes de ce module. Utilisez des délais différents pour chaque porte.

À faire :

Porte AND : délai de 5 unités de temps
Porte OR : délai de 3 unités de temps
Porte NOT : délai de 2 unités de temps

Essayez vous-même

module gate_delay_challenge;
  reg a, b;
  wire and_out, or_out, not_out;
  
  // TODO: Ajouter une porte AND avec un délai de 5 unités de temps (entrées a, b)
  
  // TODO: Ajouter une porte OR avec un délai de 3 unités de temps (entrées a, b)
  
  // TODO: Ajouter une porte NOT avec un délai de 2 unités de temps (entrée a)
  

  initial begin
    $monitor("Time %0t: a=%b, b=%b | and=%b, or=%b, not=%b", 
              $time, a, b, and_out, or_out, not_out);
    
    a = 1; b = 1;
    #10 $finish;
  end
endmodule