Génération d'horloge
Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 71 sur 90.
Une horloge est un signal qui bascule continuellement entre 0 et 1 à intervalles réguliers. Les horloges sont essentielles pour la logique séquentielle comme les bascules et les compteurs.
Pourquoi générer une horloge
Dans les bancs d'essai (testbenches), vous avez besoin d'une horloge pour tester les circuits séquentiels. L'horloge pilote le comportement des bascules (flip-flops), des registres et des machines à états.
Méthodes pour générer une horloge
| Méthode | Description |
|---|---|
always avec un délai # | Méthode la plus courante |
Boucle forever | Méthode alternative |
Boucle repeat | Pour un nombre fixe de cycles |
Méthode 1 : Bloc Always avec délai
reg clk;
initial begin
clk = 0;
end
always #5 clk = ~clk;clk = 0au temps 0- Toutes les 5 unités de temps,
clkbascule
- Période = 10 unités de temps
- Fréquence = 1/10 = 0.1 par unité de temps
Méthode 2 : Boucle Forever
reg clk;
initial begin
clk = 0;
forever begin
#5 clk = ~clk;
end
endMême résultat que la méthode always.
Méthode 3 : Répéter pour des cycles fixes
reg clk;
initial begin
clk = 0;
repeat (10) begin
#5 clk = ~clk;
end
endGénère exactement 10 fronts d'horloge (5 cycles complets), puis s'arrête.
Défi
Ajoutez le code manquant pour générer une horloge qui bascule toutes les 4 unités de temps (période = 8 unités de temps).
Ce qu'il faut faire :
- Initialisez
clkà 0 au temps 0 en utilisant un blocinitial - Utilisez un bloc
alwaysavec un délai pour faire basculerclktoutes les 4 unités de temps
Aide-mémoire
Une horloge bascule entre 0 et 1 à intervalles réguliers. Période = 2 × délai.
Méthode 1 : Bloc always (la plus courante)
reg clk;
initial begin
clk = 0;
end
always #5 clk = ~clk; // Période = 10Méthode 2 : Boucle forever
initial begin
clk = 0;
forever #5 clk = ~clk;
endMéthode 3 : Repeat (nombre fixe de fronts)
initial begin
clk = 0;
repeat(10) #5 clk = ~clk; // 10 fronts = 5 cycles
endEssayez vous-même
module clock_challenge;
reg clk;
// TODO: Étape 1 - Ajouter un bloc initial pour définir clk = 0
// TODO: Étape 2 - Ajouter un bloc always pour basculer clk toutes les 4 unités de temps
initial begin
$monitor("Time %0t: clk = %b", $time, clk);
#20;
$display("Clock generated for 20 time units");
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
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1Introduction
Qu'est-ce que VerilogHardware vs SoftwareNiveaux d'abstraction de conceptionVotre premier moduleCommentaires4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Assignation et portes logiques
Assignation continueAssignation avec opérateursPrimitives de portes intégréesPortes AND OR NOTPortes XOR XNORRécapitulatif - Circuit à portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'ALU13Temporisation et Délais
Qu'est-ce que les délaisDélais de porteDélais d'affectationDirective TimescaleGénération d'horlogeRécapitulatif - Contrôle de la temporisation2Types de données
Type WireType RegEntiers et RéelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RépéterBoucle InfinieInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres avec tailleNombres sans tailleNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats de nombres6Modules
Structure d'un modulePorts d'entrée et de sortiePorts InoutInstanciation de moduleMappage de ports par nomMappage de ports par ordreRécapitulatif - Créer un module9Blocs procéduraux
Bloc AlwaysBloc InitialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - Always vs Initial12Projet Multiplexeur
Conception d'un Mux 2 vers 1Conception d'un Mux 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à états