Machine à états

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 88 sur 90.

Défi

Une machine à états est un circuit qui peut être dans l’un de plusieurs états. Pour UART, nous avons différents états pour chaque bit : repos, début, bits de données 0-7 et arrêt. Le compteur de bits (cnt) nous indique dans quel état nous nous trouvons. En fonction de cnt, nous décidons quelle valeur envoyer sur la ligne tx.

Vous disposez du compteur de bits de la leçon précédente. Vous devez le modifier pour qu’il fonctionne comme un émetteur UART.

Valeurs des bits à envoyer (pour la lettre 'A')

cnt	valeur de tx
0	1
1	0
2	1
3	0
4	0
5	0
6	0
7	0
8	1
9	0
10	1

À faire

Ajoutez une entrée appelée start
Ajoutez une sortie reg appelée tx
Dans le bloc initial, définissez tx = 1 (repos à l’état haut)
Modifiez la logique du compteur :
- Lorsque cnt == 0 et que start == 1, définissez cnt <= 1 (commencer la transmission)
- Lorsque cnt est compris entre 1 et 9, incrémentez-le : cnt <= cnt + 1
- Lorsque cnt == 10, réinitialisez-le à 0

Essayez vous-même

module uart_tx (
  input clk,
  output reg [3:0] cnt
);

  initial begin
    cnt = 0;
  end

  always @(posedge clk) begin
      cnt <= cnt + 1;
  end

endmodule