Ports Inout
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 32 sur 90.
Un port inout est un port bidirectionnel qui peut à la fois envoyer et recevoir des signaux. Il peut agir comme une entrée ou une sortie à différents moments. La plupart des ports sont soit des input (les données entrent), soit des output (les données sortent). Un port inout peut faire les deux. Il peut transmettre des données vers l’extérieur ou en recevoir, selon la situation.
Imagine cela comme une rue à double sens plutôt qu’une route à sens unique.
Les ports d’entrée-sortie bidirectionnels sont utilisés pour :
- Bus partagés : plusieurs appareils connectés aux mêmes fils
- Bus de données mémoire : les données peuvent être lues ou écrites
- Communication bidirectionnelle : I2C, SPI, etc.
Un seul appareil pilote le bus à la fois. Les autres appareils doivent être en état de haute impédance (Z).
Déclarer un port d’entrée-sortie
inout [7:0] data_bus; // Bus bidirectionnel de 8 bits
inout ready; // Signal bidirectionnel sur un seul bitComment fonctionne Inout
Un port inout nécessite un signal de commande pour déterminer s’il agit comme une entrée ou une sortie :
module bidir (
inout [7:0] bus,
input [7:0] data_out,
input enable,
output [7:0] data_in
);
assign bus = (enable) ? data_out : 8'bZ; // Drive bus when enabled, else Z
assign data_in = bus; // Always read the bus
endmodule- Lorsque
enable = 1, le module pilote le bus (mode sortie) - Lorsque
enable = 0, le module libère le bus (mode entrée, haute impédance)
Règles importantes concernant Inout
| Règle | Pourquoi |
|---|---|
Doit être déclaré comme wire | Ne peut pas être reg |
| Plusieurs appareils ne doivent pas piloter le bus en même temps | Des pilotes en conflit produisent X |
Utilisez Z pour libérer le bus | Permet aux autres appareils de le piloter |
| Un seul pilote à la fois | Évite les conflits sur le bus |
Inout vs entrée vs sortie
| Type de port | Direction | Peut piloter | Peut lire |
|---|---|---|---|
input | Unidirectionnel (entrée uniquement) | Non | Oui |
output | Unidirectionnel (sortie uniquement) | Oui | Oui (la valeur qu’il pilote) |
inout | Bidirectionnel (dans les deux sens) | Oui (lorsqu’il est activé) | Oui (toujours) |
Erreur fréquente
// INCORRECT : impossible d'affecter une valeur à inout dans un bloc always
always @(posedge clk) begin
data_bus <= something; // Erreur ! Utilisez assign avec une condition
end
// CORRECT : utilisez assign avec une condition d'activation
assign data_bus = (enable) ? something : 8'bZ;Défi
Ajoute le port inout manquant et les instructions assign pour faire fonctionner ce tampon bidirectionnel.
À faire :
- Ajoute un port
inoutde 8 bits appeléio_bus - Ajoute une instruction
assignqui transmetsend_valueàio_buslorsquesend_enablevaut 1, sinonZ - Ajoute une instruction
assignqui litio_busdansreceive_value
Essayez vous-même
module bidir_buffer (
// Tâche 1 : Ajoutez ici un port inout de 8 bits nommé io_bus
input [7:0] send_value,
input send_enable,
output [7:0] receive_value
);
// Tâche 2 : Ajoutez une instruction assign qui place send_value sur io_bus lorsque send_enable vaut 1, sinon Z
// Tâche 3 : Ajoutez une instruction assign qui lit io_bus dans receive_value
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne