Opérateurs bit à bit
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 23 sur 90.
Les opérateurs bit à bit effectuent des opérations sur chaque bit individuel d’un nombre. Contrairement aux opérateurs arithmétiques (+, -, *, /) qui traitent les nombres comme des valeurs entières, les opérateurs bit à bit fonctionnent bit par bit.
Opérateurs bit à bit disponibles
| Opérateur | Opération | Ce qu’il fait |
|---|---|---|
& | AND | Le bit de sortie vaut 1 uniquement si les deux bits d’entrée valent 1 |
| | OR | Le bit de sortie vaut 1 si au moins un bit d’entrée vaut 1 |
^ | XOR | Le bit de sortie vaut 1 si les bits d’entrée sont différents |
~ | NOT | Inverse tous les bits (0 devient 1, 1 devient 0) |
Lorsque vous utilisez des opérateurs bit à bit, Verilog traite les nombres comme des nombres binaires en arrière-plan.
reg [3:0] a, b;
a = 4'd10; // Decimal 10 = binary 1010
b = 4'd12; // Décimal 12 = binaire 1100
c = a & b; // Fonctionne de la même manière qu'en utilisant le binaire directementVous pouvez écrire des nombres en décimal, en hexadécimal ou en binaire : Verilog les convertit en binaire pour les opérations bit à bit.
Fonctionnement des opérations bit à bit
Chaque opérateur agit sur des paires de bits (ou sur des bits individuels pour NOT) :
Exemple avec des nombres de 4 bits :
a = 1010 (binary)
b = 1100 (binary)
AND: a & b = 1000
(1&1=1, 0&1=0, 1&0=0, 0&0=0)
OR: a | b = 1110
(1|1=1, 0|1=1, 1|0=1, 0|0=0)
XOR: a ^ b = 0110
(1^1=0, 0^1=1, 1^0=1, 0^0=0)
NOT: ~a = 0101
(~1=0, ~0=1, ~1=0, ~0=1)Exemple de code
module bitwise_demo;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1010;
b = 4'b1100;
and_res = a & b; // 1010 & 1100 = 1000
or_res = a | b; // 1010 | 1100 = 1110
xor_res = a ^ b; // 1010 ^ 1100 = 0110
not_res = ~a; // ~1010 = 0101
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleSortie :
a = 1010
b = 1100
a & b = 1000
a | b = 1110
a ^ b = 0110
~a = 0101Défi
Calculez les résultats bit à bit pour les valeurs données.
Que faire :
- Calculez
a & bet stockez le résultat dansand_res - Calculez
a | bet stockez le résultat dansor_res - Calculez
a ^ bet stockez le résultat dansxor_res - Calculez
~aet stockez le résultat dansnot_res
Essayez vous-même
module bitwise_challenge;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1101;
b = 4'b1011;
and_res = ______; // a & b
or_res = ______; // a | b
xor_res = ______; // a ^ b
not_res = ______; // ~a
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne