Affectation bloquante
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 49 sur 90.
Verilog possède deux types d’affectations procédurales : bloquante (=) et non bloquante (<=). Dans cette leçon, nous nous concentrons sur l’affectation bloquante.
L’affectation bloquante utilise l’opérateur =. Elle est appelée « bloquante » parce qu’elle bloque l’exécution de l’instruction suivante jusqu’à ce que l’affectation actuelle soit terminée. Le code s’exécute étape par étape, dans l’ordre.
Syntaxe :
variable = expression;Quand utiliser l’affectation bloquante
L’affectation bloquante (=) est utilisée pour la logique combinatoire : des circuits dont les sorties changent immédiatement lorsque les entrées changent, sans horloge et sans mémoire.
Exemples de logique combinatoire :
- Portes AND / OR / XOR
- Additionneurs et soustracteurs
- Multiplexeurs
- Décodeurs
Exemple en Verilog :
always @(*) begin
sum = a + b; // Affectation bloquante
carry = a & b; // Affectation bloquante
endAffectation bloquante dans les blocs Always (logique combinatoire)
always @(*) begin
temp = a & b; // Étape 1
out = temp | c; // Étape 2 (utilise temp de l'étape 1)
endL’ordre est important. Cela convient à la logique combinatoire.
Bloquante vs non bloquante
Bloquante (=) | Non bloquante (<=) | |
|---|---|---|
| Exécution | L’une après l’autre | Toutes en même temps |
| La ligne suivante attend-elle ? | Oui | Non |
| Utilisations | Logique combinatoire | Logique séquentielle (bascules) |
Important : n’utilisez pas de blocage pour les bascules
Défi
Ajoutez les affectations bloquantes manquantes pour échanger les valeurs de x et y à l’aide d’une variable temporaire.
À faire :
- Affectez la valeur de
xàtemp(enregistrez x dans temp) - Affectez la valeur de
yàx(déplacez y dans x) - Affectez la valeur de
tempày(déplacez x enregistré dans y)
Essayez vous-même
module swap;
reg x, y;
reg temp;
initial begin
x = 1;
y = 0;
$display("Before swap: x=%d, y=%d", x, y);
// TODO: Étape 1 - Assigner x à temp
// TODO: Étape 2 - Assigner y à x
// TODO: Étape 3 - Assigner temp à y
$display("After swap: x=%d, y=%d", x, y);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne