Affectation bloquante
Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 49 sur 90.
Verilog dispose de deux types d'affectations procédurales : blocking (=) et non-blocking (<=). Dans cette leçon, nous nous concentrons sur l'affectation blocking.
L'affectation bloquante (Blocking `assignment`) utilise l'opérateur =. Elle est appelée « bloquante » (Blocking) car elle bloque l'exécution de la déclaration suivante jusqu'à ce que l'affectation actuelle soit terminée. Le code s'exécute étape (`step`) par étape (`step`), dans l'ordre.
Syntaxe :
variable = expression;Quand utiliser l'assignation bloquante
L'assignation bloquante (=) est utilisée pour la logique combinatoire — des circuits où les sorties changent immédiatement lorsque les entrées changent, sans horloge et sans mémoire.
Exemples de logique combinatoire :
- Portes ET / OU / XOR
- Additionneurs et soustracteurs
- Multiplexeurs
- Décodeurs
Exemple Verilog :
always @(*) begin
sum = a + b; // Affectation bloquante
carry = a & b; // Affectation bloquante
endBlocking dans les blocs Always (logique combinatoire)
always @(*) begin
temp = a & b; // Étape 1
out = temp | c; // Étape 2 (utilise temp de l'étape 1)
endL'ordre importe. Cela convient parfaitement pour la logique combinatoire.
Blocking vs Non-Blocking
Blocking (=) | Non-blocking (<=) | |
|---|---|---|
| Exécution | L'une après l'autre | Toutes en même temps |
| La ligne suivante attend-elle ? | Oui | Non |
| Uses | Logique combinatoire | Logique séquentielle (bascules) |
Important : N'utilisez pas d'affectation bloquante pour les bascules (Flip-Flops)
Défi
Ajoutez les affectations bloquantes manquantes pour échanger les valeurs de x et y à l'aide d'une variable temporaire.
Ce qu'il faut faire :
- Affectez la valeur de
xàtemp(enregistrez x dans temp) - Affectez la valeur de
yàx(déplacez y dans x) - Affectez la valeur de
tempày(déplacez le x sauvegardé dans y)
Essayez vous-même
module swap;
reg x, y;
reg temp;
initial begin
x = 1;
y = 0;
$display("Before swap: x=%d, y=%d", x, y);
// TODO: Étape 1 - Assigner x à temp
// TODO: Étape 2 - Assigner y à x
// TODO: Étape 3 - Assigner temp à y
$display("After swap: x=%d, y=%d", x, y);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
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1Introduction
Qu'est-ce que VerilogHardware vs SoftwareNiveaux d'abstraction de conceptionVotre premier moduleCommentaires4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Assignation et portes logiques
Assignation continueAssignation avec opérateursPrimitives de portes intégréesPortes AND OR NOTPortes XOR XNORRécapitulatif - Circuit à portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'ALU2Types de données
Type WireType RegEntiers et RéelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RépéterBoucle InfinieInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres avec tailleNombres sans tailleNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats de nombres6Modules
Structure d'un modulePorts d'entrée et de sortiePorts InoutInstanciation de moduleMappage de ports par nomMappage de ports par ordreRécapitulatif - Créer un module9Blocs procéduraux
Bloc AlwaysBloc InitialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - Always vs Initial12Projet Multiplexeur
Conception d'un Mux 2 vers 1Conception d'un Mux 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à états