Menu
Coddy logo textTech

Affectation bloquante

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 49 sur 90.

Verilog possède deux types d’affectations procédurales : bloquante (=) et non bloquante (<=). Dans cette leçon, nous nous concentrons sur l’affectation bloquante.

L’affectation bloquante utilise l’opérateur =. Elle est appelée « bloquante » parce qu’elle bloque l’exécution de l’instruction suivante jusqu’à ce que l’affectation actuelle soit terminée. Le code s’exécute étape par étape, dans l’ordre.

Syntaxe :

variable = expression;

Quand utiliser l’affectation bloquante

L’affectation bloquante (=) est utilisée pour la logique combinatoire : des circuits dont les sorties changent immédiatement lorsque les entrées changent, sans horloge et sans mémoire.

Exemples de logique combinatoire :

  • Portes AND / OR / XOR
  • Additionneurs et soustracteurs
  • Multiplexeurs
  • Décodeurs

Exemple en Verilog :

always @(*) begin
  sum = a + b;      // Affectation bloquante
  carry = a & b;    // Affectation bloquante
end

Affectation bloquante dans les blocs Always (logique combinatoire)

always @(*) begin
  temp = a & b;    // Étape 1
  out = temp | c;  // Étape 2 (utilise temp de l'étape 1)
end

L’ordre est important. Cela convient à la logique combinatoire.

Bloquante vs non bloquante

 Bloquante (=)Non bloquante (<=)
ExécutionL’une après l’autreToutes en même temps
La ligne suivante attend-elle ?OuiNon
UtilisationsLogique combinatoireLogique séquentielle (bascules)

Important : n’utilisez pas de blocage pour les bascules

challenge icon

Défi

Ajoutez les affectations bloquantes manquantes pour échanger les valeurs de x et y à l’aide d’une variable temporaire.

À faire :

  1. Affectez la valeur de x à temp (enregistrez x dans temp)
  2. Affectez la valeur de y à x (déplacez y dans x)
  3. Affectez la valeur de temp à y (déplacez x enregistré dans y)

Essayez vous-même

module swap;
  reg x, y;
  reg temp;
  
  initial begin
    x = 1;
    y = 0;
    
    $display("Before swap: x=%d, y=%d", x, y);
    
    // TODO: Étape 1 - Assigner x à temp
    
    // TODO: Étape 2 - Assigner y à x
    
    // TODO: Étape 3 - Assigner temp à y
    
    $display("After swap: x=%d, y=%d", x, y);
    $finish;
  end
endmodule
quiz iconTestez-vous

Cette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.

Toutes les leçons de Fondamentaux

Entraînez-vous par vous-même : Compilateur Verilog en ligne