Conception d'un Mux 4 vers 1
Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 65 sur 90.
Défi
Multiplexeur 4 vers 1
Le multiplexeur 4 vers 1 possède quatre entrées de données (in0, in1, in2, in3), deux bits de sélection (sel[1:0]), et une sortie (out). Les deux bits de sélection choisissent quelle entrée est transmise à la sortie :
- Lorsque
sel = 2'b00, la sortie estin0 - Lorsque
sel = 2'b01, la sortie estin1 - Lorsque
sel = 2'b10, la sortie estin2 - Lorsque
sel = 2'b11, la sortie estin3
Vous allez construire ce multiplexeur de deux manières : d'abord en utilisant des instructions if-else, puis dans la leçon suivante en utilisant une instruction case. Les deux méthodes fonctionnent, mais case est souvent plus lisible lorsque vous avez de nombreux choix.
Un multiplexeur 4 vers 1 sélectionne l'une des quatre entrées et la transmet à la sortie en se basant sur un signal de sélection de 2 bits.
Table de vérité
| sel1 | sel0 | out |
|---|---|---|
| 0 | 0 | out = in0 |
| 0 | 1 | out = in1 |
| 1 | 0 | out = in2 |
| 1 | 1 | out = in3 |
Lorsque sel vaut 00, la sortie suit in0. Lorsque sel vaut 01, la sortie suit in1. Lorsque sel vaut 10, la sortie suit in2. Lorsque sel vaut 11, la sortie suit in3.
Ce qu'il faut faire :
- Créez un module nommé
mux4to1 - Ajoutez l'entrée
in0(1 bit) - Ajoutez l'entrée
in1(1 bit) - Ajoutez l'entrée
in2(1 bit) - Ajoutez l'entrée
in3(1 bit) - Ajoutez l'entrée
sel(2 bits) - Ajoutez la sortie
out(1 bit, typereg) - Ajoutez un bloc
always @(*) - À l'intérieur, ajoutez une instruction
if-elsevérifiantsel:- Si
sel == 2'b00, définissezout = in0 - Sinon si
sel == 2'b01, définissezout = in1 - Sinon si
sel == 2'b10, définissezout = in2 - Sinon, définissez
out = in3
- Si
- Terminez avec
endmodule
Essayez vous-même
// Étape 1 : Créer le module nommé mux4to1
// Étape 2 : Ajouter l'entrée in0
// Étape 3 : Ajouter l'entrée in1
// Étape 4 : Ajouter l'entrée in2
// Étape 5 : Ajouter l'entrée in3
// Étape 6 : Ajouter l'entrée sel (2 bits)
// Étape 7 : Ajouter la sortie out (type reg)
// Étape 8 : Ajouter le bloc always @(*)
// Étape 9 : Ajouter l'instruction if-else
// si sel == 2'b00, out = in0
// sinon si sel == 2'b01, out = in1
// sinon si sel == 2'b10, out = in2
// sinon, out = in3
// Étape 10 : EndmoduleToutes les leçons de Fondamentaux
1Introduction
Qu'est-ce que VerilogHardware vs SoftwareNiveaux d'abstraction de conceptionVotre premier moduleCommentaires4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Assignation et portes logiques
Assignation continueAssignation avec opérateursPrimitives de portes intégréesPortes AND OR NOTPortes XOR XNORRécapitulatif - Circuit à portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'ALU2Types de données
Type WireType RegEntiers et RéelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RépéterBoucle InfinieInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres avec tailleNombres sans tailleNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats de nombres6Modules
Structure d'un modulePorts d'entrée et de sortiePorts InoutInstanciation de moduleMappage de ports par nomMappage de ports par ordreRécapitulatif - Créer un module9Blocs procéduraux
Bloc AlwaysBloc InitialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - Always vs Initial12Projet Multiplexeur
Conception d'un Mux 2 vers 1Conception d'un Mux 4 vers 1
Utilisation de l'instruction Case15Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsTemporisation des transitionsÉcriture du TestbenchVérification de la sortie