Recap - Logic Gate Circuit
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 42 sur 90.
Défi
Ce défi combine tout ce que vous avez appris dans ce chapitre sur les primitives de portes logiques. Vous allez construire un circuit utilisant plusieurs portes.
À faire :
Construisez un circuit avec :
- Entrées :
a,b,c - Sorties :
out1,out2,out3
Logique :
out1=a AND bout2=b OR cout3=a XOR c
Utilisez les primitives de portes logiques (and, or, xor) pour créer ces sorties.
Essayez vous-même
module logic_circuit (
input a,
input b,
input c,
output out1,
output out2,
output out3
);
// TODO: Ajouter une porte AND pour out1 (a & b)
// TODO: Ajouter une porte OR pour out2 (b | c)
// TODO: Ajouter une porte XOR pour out3 (a ^ c)
endmoduleToutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputEntraînez-vous par vous-même : Compilateur Verilog en ligne