Conception de décodeur

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 85 sur 90.

Défi

Un décodeur prend un nombre binaire en entrée et active exactement une sortie basée sur ce nombre. La sortie qui s'active est appelée "one-hot" car un seul bit est chaud (1), et tous les autres sont froids (0).

Table de Vérité (Décodeur 2-vers-4)

Entrée (in)	out0	out1	out2	out3
00	1	0	0	0
01	0	1	0	0
10	0	0	1	0
11	0	0	0	1

Interface du Module

Port	Direction	Largeur	Description
`in`	input	2 bits	Entrée binaire (0 à 3)
`out0`	output	1 bit	Actif quand `in = 00`
`out1`	output	1 bit	Actif quand `in = 01`
`out2`	output	1 bit	Actif quand `in = 10`
`out3`	output	1 bit	Actif quand `in = 11`

Votre tâche est de compléter le module ci-dessous en utilisant une instruction case.

Ce qu'il faut faire :

Quand in = 2'b00, out0 = 1, tous les autres à 0
Quand in = 2'b01, out1 = 1, tous les autres à 0
Quand in = 2'b10, out2 = 1, tous les autres à 0
Quand in = 2'b11, out3 = 1, tous les autres à 0

Essayez vous-même

module decoder (
  input [1:0] in,
  output reg out0,
  output reg out1,
  output reg out2,
  output reg out3
);
  
  // TODO: Ajouter un bloc always @(*) avec case (in)
  // 2'b00: out0=1, les autres 0
  // 2'b01: out1=1, les autres 0
  // 2'b10: out2=1, les autres 0
  // 2'b11: out3=1, les autres 0

endmodule

Toutes les leçons de Fondamentaux

1Introduction

Qu'est-ce que Verilog Hardware vs Software Niveaux d'abstraction de conception Votre premier module Commentaires

4Opérateurs - Partie 1

Opérateurs arithmétiques Opérateur modulo Opérateurs de comparaison Récapitulatif - Mathématiques simples Opérateurs bit à bit

7Assignation et portes logiques

Assignation continue Assignation avec opérateurs Primitives de portes intégrées Portes AND OR NOT Portes XOR XNOR Récapitulatif - Circuit à portes logiques

10Prise de décision

Instruction If If - Else Récapitulatif - Comparateur simple Instruction Case Casex et Casez Récapitulatif - Conception d'ALU

13Temporisation et Délais

Qu'est-ce que les délais Délais de porte Délais d'affectation Directive Timescale Génération d'horloge Récapitulatif - Contrôle de la temporisation

16Défis finaux

Compteur 4 bitsConception de décodeurRegistre à décalage