Conception d’un décodeur

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 85 sur 90.

Défi

Un décodeur prend un nombre binaire en entrée et active exactement une sortie en fonction de ce nombre. La sortie qui s’active est appelée « one-hot », car un seul bit est actif (1) et tous les autres sont inactifs (0).

Table de vérité (décodeur 2 vers 4)

Entrée (in)	out0	out1	out2	out3
00	1	0	0	0
01	0	1	0	0
10	0	0	1	0
11	0	0	0	1

Interface du module

Port	Direction	Largeur	Description
`in`	entrée	2 bits	Entrée binaire (de 0 à 3)
`out0`	sortie	1 bit	Active lorsque `in = 00`
`out1`	sortie	1 bit	Active lorsque `in = 01`
`out2`	sortie	1 bit	Active lorsque `in = 10`
`out3`	sortie	1 bit	Active lorsque `in = 11`

Votre tâche consiste à compléter le module ci-dessous à l’aide d’une instruction case.

À faire :

Lorsque in = 2'b00, out0 = 1, toutes les autres sorties valent 0
Lorsque in = 2'b01, out1 = 1, toutes les autres sorties valent 0
Lorsque in = 2'b10, out2 = 1, toutes les autres sorties valent 0
Lorsque in = 2'b11, out3 = 1, toutes les autres sorties valent 0

Essayez vous-même

module decoder (
  input [1:0] in,
  output reg out0,
  output reg out1,
  output reg out2,
  output reg out3
);
  
  // TODO: Ajouter un bloc always @(*) avec case (in)
  // 2'b00: out0=1, les autres à 0
  // 2'b01: out1=1, les autres à 0
  // 2'b10: out2=1, les autres à 0
  // 2'b11: out3=1, les autres à 0

endmodule