Écriture du banc de test

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 82 sur 90.

Défi

Dans cette leçon, vous allez créer un banc de test pour vérifier que le contrôleur de feux de signalisation fonctionne correctement.

À faire :

Créez un banc de test qui :

Déclare des signaux (reg pour clk et reset, wire pour red, yellow, green)
Instancie le module traffic_light sous le nom uut
Génère une horloge qui s’inverse toutes les 1 unité de temps
Applique la réinitialisation pendant 2 unités de temps, puis la désactive
Exécute la simulation pendant 100 unités de temps

La simulation est vérifiée par ce qu’elle affiche ; le bloc initial doit donc également produire exactement ces lignes :

Affichez Traffic Light Test avec $display avant de configurer l’horloge et la réinitialisation
Après les 100 unités de temps, affichez Test complete avec $display
Terminez la simulation avec $finish, qui ajoute sa propre ligne à la sortie

Essayez vous-même

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);

  reg [1:0] state;
  reg [5:0] counter;

  // Affectations des sorties
  always @(*) begin
    case (state)
      0: begin green = 1; yellow = 0; red = 0; end
      1: begin green = 0; yellow = 1; red = 0; end
      2: begin green = 0; yellow = 0; red = 1; end
      default: begin green = 0; yellow = 0; red = 1; end
    endcase
  end

  // Machine d'états avec temporisation
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;
      counter <= 0;
    end else begin
      if (counter == 0) begin
        case (state)
          0: begin
            state <= 1;
            counter <= 10;
          end
          1: begin
            state <= 2;
            counter <= 40;
          end
          2: begin
            state <= 0;
            counter <= 30;
          end
        endcase
      end else begin
        counter <= counter - 1;
      end
    end
  end

endmodule

module testbench;
  // TODO: Déclarer reg pour clk et reset
  
  // TODO: Déclarer wire pour red, yellow, green
  

  // TODO: Instancier le module traffic_light avec le nom uut
  // Connecter clk, reset, red, yellow, green
  

  // TODO: Générer l'horloge (basculer toutes les 1 unités de temps)
  

  initial begin
    $display("Traffic Light Test");
    
    // TODO: Initialiser clk à 0
    
    // TODO: Appliquer reset (reset=1 pendant 2 unités de temps, puis reset=0)
    
    
    // TODO: Exécuter la simulation pendant 100 unités de temps
    
    
    $display("Test complete");
    $finish;
  end
endmodule