Recap - Number Formats
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 18 sur 90.
Défi
Complétez le code en écrivant les valeurs correctes dans les formats spécifiés.
À faire :
- Définissez
aen binary sur 8-bit pour la valeur decimal 170 (10101010) - Définissez
ben decimal sur 8-bit pour 255 - Définissez
cen hex sur 16-bit pour FF - Définissez
dsur une valeur de 4-bit où bit 2 vaut X (others 1) - Définissez
eavec all les bits à Z (4 bits)
Essayez vous-même
module number_formats;
wire [7:0] a, b;
wire [15:0] c;
wire [3:0] d, e;
assign a = ______; // binaire 8 bits pour 170
assign b = ______; // décimal 8 bits pour 255
assign c = ______; // hexadécimal 16 bits pour FF
assign d = ______; // 4 bits : le bit 2 est X, les autres 1
assign e = ______; // 4 bits : tous les bits Z
initial begin
$display("a = %b", a);
$display("b = %b", b);
$display("c = %h", c);
$display("d = %b", d);
$display("e = %b", e);
$finish;
end
endmoduleToutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicEntraînez-vous par vous-même : Compilateur Verilog en ligne