What Is A Testbench

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 73 sur 90.

Un testbench est un module Verilog spécial utilisé pour tester un autre module. Il fournit des entrées à votre conception et vérifie si les sorties sont correctes.

Pourquoi avons-nous besoin d’un testbench ?

Lorsque vous construisez un module, vous devez vous assurer qu’il fonctionne correctement. Un testbench vous permet de :

Appliquer différentes valeurs d’input à votre module
Observer les outputs

Vérifiez si les sorties correspondent à ce que vous attendez
Faites-le automatiquement sans tests manuels

Testbench vs module de conception

	Module de conception	Testbench
Objectif	Implémente le matériel	Teste le module de conception
A des ports ?	Oui (entrées et sorties)	Non (autonome)
Synthétisable ?	Oui	Non (simulation uniquement)

Exemple simple de testbench

module testbench;              // Pas de ports !

  // Les entrées et les sorties proviennent du module que nous testons (le DUT).
  reg a, b;                    // reg pour les entrées
  wire c;                      // wire pour la sortie
  

  // Ceci est une instanciation de module — elle crée une copie du module and_gate et la nomme dut
  and_gate dut (               // Instancier le DUT
    .a(a),
    .b(b),
    .c(c)
  );

  // Ceci est un bloc initial qui applique des valeurs de test aux entrées du module en cours de test.
  initial begin                // Appliquer les valeurs de test
    a = 0; b = 0; #10;
    a = 0; b = 1; #10;
    a = 1; b = 0; #10;
    a = 1; b = 1; #10;
    $finish;
  end
endmodule

Points clés

Le testbench n’a aucun port
reg est utilisé pour les signaux qui changent (entrées de DUT)
wire est utilisé pour les signaux provenant de DUT (sorties)

Le module testé s’appelle DUT (Design Under Test)
$finish met fin à la simulation

Nous aborderons la création de stimuli, l’affichage des résultats et d’autres fonctionnalités de testbench dans les leçons suivantes.

Défi

Un module de porte AND vous est fourni. Votre tâche consiste à ajouter les parties manquantes à son testbench.

À faire :

Ajoutez les parties suivantes au testbench :

Déclarez reg pour les entrées a et b
Déclarez wire pour la sortie c
Instanciez and_gate avec le nom dut et connectez les ports

Essayez vous-même

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

module testbench;
  
  // Tâche 1 : Déclarer reg pour les entrées a et b
  
  
  // Tâche 2 : Déclarer wire pour la sortie c
  

  // Tâche 3 : Instancier and_gate avec le nom dut
  // Connecter .a(a), .b(b), .c(c)


  initial begin
    a = 0; b = 0; #10 $display("%d & %d = %d", a, b, c);
    a = 0; b = 1; #10 $display("%d & %d = %d", a, b, c);
    a = 1; b = 0; #10 $display("%d & %d = %d", a, b, c);
    a = 1; b = 1; #10 $display("%d & %d = %d", a, b, c);
    $finish;
  end
endmodule