Recap - Always vs Initial
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 51 sur 90.
Défi
always contre initial
Complète les deux blocs pour que ce compteur fonctionne correctement.
À faire :
- Le bloc
initialdoit initialisercountà 0 au temps 0 - Le bloc
alwaysdoit incrémentercountde 1 à chaque front montant de l’horloge
Essayez vous-même
module counter;
reg clk;
reg [3:0] count;
// Générateur d'horloge (déjà fourni)
always #5 clk = ~clk;
// TODO: Ajouter un bloc initial pour définir count = 0
// TODO: Ajouter un bloc always pour incrémenter count sur posedge clk
endmoduleToutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputEntraînez-vous par vous-même : Compilateur Verilog en ligne