Récapitulatif - Déclarer des signaux
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 12 sur 90.
Défi
Ajoutez les déclarations de signaux manquantes en fonction de ce que vous avez appris dans ce chapitre.
À faire :
- Déclarez un wire de 8 bits appelé
data - Déclarez un reg de 4 bits appelé
counter - Déclarez un entier appelé
i - Déclarez un paramètre appelé
MAXavec la valeur255
Essayez vous-même
module data_types;
// Déclare un wire de 8 bits appelé data
// Déclare un reg de 4 bits appelé counter
// Déclare un integer appelé i
// Déclare un parameter appelé MAX avec la valeur 255
endmodule
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 1
Utilisation de l’instruction case15Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsTemporisation des transitionsÉcriture du banc de testVérification de la sortieEntraînez-vous par vous-même : Compilateur Verilog en ligne