Boucle Repeat
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 60 sur 90.
La boucle repeat exécute un bloc de code un nombre fixe de fois. Contrairement à la boucle for, elle n’utilise pas de variable compteur de boucle.
Une boucle repeat s’exécute un nombre de fois spécifié. Tu lui donnes une constante ou une expression qui détermine combien d’itérations effectuer.
Syntaxe :
repeat (number) begin
// Code to repeat
endExemple simple
repeat (5) begin
$display("Hello");
endSortie :
Hello
Hello
Hello
Hello
HelloLe message s’affiche exactement 5 fois.
Répéter avec une expression
integer count = 3;
repeat (count) begin
$display("Looping");
endSortie :
Looping
Looping
LoopingRépéter ou utiliser une boucle for
| Boucle for | Boucle repeat | |
|---|---|---|
| Variable compteur | Oui (explicite) | Non |
| Quand l’utiliser | Besoin d’une valeur d’index | Besoin uniquement de répétition |
| Exemple | for (i=0; i<5; i=i+1) | repeat (5) |
Générer plusieurs cycles d’horloge
initial begin
clk = 0;
repeat (20) begin
#5 clk = ~clk;
end
endCela génère 20 fronts d’horloge (10 cycles complets).
Règles importantes
| Règle | Explication |
|---|---|
| Un nombre inférieur ou égal à 0 ignore le corps de la boucle | repeat (-5) se compile et s’exécute zéro fois |
| Une constante ou une expression peut être utilisée | repeat (10) ou repeat (count) |
| Aucune variable de boucle n’est disponible | Impossible de suivre le numéro d’itération |
Utilisez begin/end pour plusieurs instructions | Obligatoire pour plus d’une ligne |
Défi
Que faire :
Ajoute la boucle repeat manquante pour afficher "Verilog" 4 fois.
Essayez vous-même
module repeat_challenge;
initial begin
$display("Printing 4 times:");
// TODO: Ajouter une boucle repeat
// Répéter 4 fois
// À l’intérieur, afficher "Verilog"
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne