Bloc Always

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 46 sur 90.

Un bloc procédural est un bloc de code où les instructions s'exécutent l'une après l'autre, de manière séquentielle — tout comme dans les langages de programmation logicielle tels que C ou Python. Verilog possède deux blocs procéduraux : initial (s'exécute une fois) et always (s'exécute en continu). Commençons par le bloc always.

Le bloc always s'exécute en continu — il se répète indéfiniment une fois que la simulation démarre. Il est utilisé pour décrire du matériel qui doit fonctionner en permanence, comme les bascules, les compteurs et la logique combinatoire.

Saxe de base :

always @(sensitivity_list) begin
  // Code qui s'exécute de manière répétée
end

Le @(sensitivity_list) indique au bloc quand s'exécuter. Sans lui (et sans délai tel que #5 à l'intérieur), le bloc bouclerait à l'infini et bloquerait la simulation.

Exemple de bloc Always : Counter

Voici un exemple de la façon dont nous pouvons utiliser le bloc always pour créer un counter.

module counter (
  input clk,
  output reg [3:0] count
);
  always @(posedge clk) count <= count + 1;
endmodule

Comment fonctionne ce code

Partie	Signification
`always`	Exécuter ce code en boucle, pour toujours
`@(posedge clk)`	Attendre que l'horloge passe de 0 à 1 (front montant)
`count <= count + 1`	Prendre la valeur actuelle de `count`, ajouter 1, et la réenregistrer

Le bloc s'exécute à chaque bord montant de l'horloge. À chaque fois, count augmente de 1.

La sensitivity list @(posedge clk) lui indique de s'exécuter uniquement sur les fronts d'horloge, et non en continu. Sans cela, la boucle s'exécuterait indéfiniment sans aucun délai.

Bloc `always` avec plusieurs signaux

Vous pouvez lister des signaux spécifiques :

always @(a or b) begin
  out = a & b;
end

Ceci runs when a ou b changes.

Défi

Ajoutez le bloc always manquant pour faire fonctionner ce module.

Comment ça fonctionne :

À chaque front montant de l'horloge, out1 bascule (bascule de 0 à 1 ou de 1 à 0)
out2 suit out1 (même valeur que out1)

Ce qu'il faut faire :

Ajoutez un bloc always @(posedge clk)
À l'intérieur, faites basculer out1 (utilisez out1 = ~out1)
Rendez out2 égal à out1

Essayez vous-même

module toggler (
  input clk,
  output reg out1,
  output reg out2
);

  initial begin
    out1 = 0;
    out2 = 0;
  end

  // TODO: Ajouter un bloc always avec posedge clk
  // out1 bascule à chaque clock
  // out2 suit out1

endmodule