Bloc always

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 46 sur 90.

Un bloc procédural est un bloc de code dans lequel les instructions s’exécutent les unes après les autres, dans l’ordre, comme dans les langages de programmation logicielle tels que C ou Python. Verilog possède deux blocs procéduraux : initial (s’exécute une seule fois) et always (s’exécute en continu). Commençons par le bloc always.

Le bloc always s’exécute en continu. Il se répète indéfiniment dès que la simulation démarre. Il sert à décrire le matériel qui doit continuer à fonctionner, comme les bascules, les compteurs et la logique combinatoire.

Syntaxe de base :

always @(sensitivity_list) begin
  // Code qui s’exécute de manière répétée
end

La @(sensitivity_list) indique au bloc quand s’exécuter. Sans cela (et sans délai tel que #5 à l’intérieur), le bloc bouclerait à l’infini et bloquerait la simulation.

Exemple de bloc always : compteur

Voici un exemple montrant comment utiliser le bloc always pour créer un compteur.

module counter (
  input clk,
  output reg [3:0] count
);
  always @(posedge clk) count <= count + 1;
endmodule

Comment fonctionne ce code

Partie	Signification
`always`	Exécute ce code en boucle, indéfiniment
`@(posedge clk)`	Attends que l’horloge passe de 0 à 1 (front montant)
`count <= count + 1`	Prends la valeur actuelle de `count`, ajoute 1, puis stocke-la à nouveau

Le bloc s’exécute à chaque front montant de l’horloge. À chaque fois, count augmente de 1.

La liste de sensibilité @(posedge clk) lui indique de s’exécuter uniquement sur les fronts d’horloge, et non en continu. Sans cela, la boucle tournerait indéfiniment sans délai.

Bloc always avec plusieurs signaux

Tu peux lister des signaux spécifiques :

always @(a or b) begin
  out = a & b;
end

Cela s’exécute lorsque a ou b change.

Défi

Ajoute le bloc always manquant pour faire fonctionner ce module.

Comment ça fonctionne :

À chaque front montant de l’horloge, out1 bascule (passe de 0 à 1 ou de 1 à 0)
out2 suit out1 (a la même valeur que out1)

À faire :

Ajoute un bloc always @(posedge clk)
À l’intérieur, fais basculer out1 (utilise out1 = ~out1)
Fais en sorte que out2 soit égal à out1

Essayez vous-même

module toggler (
  input clk,
  output reg out1,
  output reg out2
);

  initial begin
    out1 = 0;
    out2 = 0;
  end

  // TODO: Ajouter un bloc always avec posedge clk
  // out1 change d’état à chaque cycle d’horloge
  // out2 suit out1

endmodule