Bloc Always

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 46 sur 90.

Un bloc procédural est un bloc de code où les instructions s'exécutent l'une après l'autre, en séquence — tout comme dans les langages de programmation logicielle comme C ou Python. Verilog possède deux blocs procéduraux : initial (s'exécute une seule fois) et always (s'exécute en continu). Commençons par le bloc always.

Le bloc always s'exécute en continu — il se répète indéfiniment une fois que la simulation commence. Il est utilisé pour décrire le matériel qui doit continuer à fonctionner, comme les bascules (flip-flops), les compteurs et la logique combinatoire.

Syntaxe de base :

always @(sensitivity_list) begin
  // Code qui s'exécute de manière répétée
end

Le @(sensitivity_list) indique au bloc quand s'exécuter. Sans cela, le bloc bouclerait à l'infini et bloquerait la simulation.

Exemple de bloc Always : Compteur

Voici un exemple de la façon dont nous pouvons utiliser le bloc always pour créer un compteur.

module counter (
  input clk,
  output reg [3:0] count
);
  always @(posedge clk) count = count + 1;
endmodule

Comment fonctionne ce code

Partie	Signification
`always`	Exécuter ce code de manière répétée, indéfiniment
`@(posedge clk)`	Attendre que l'horloge passe de 0 à 1 (front montant)
`count = count + 1`	Prendre la valeur actuelle de `count`, ajouter 1, et la stocker à nouveau

Le bloc s'exécute à chaque front montant de l'horloge. À chaque fois, count augmente de 1.

La liste de sensibilité @(posedge clk) lui indique de s'exécuter uniquement sur les fronts d'horloge, et non en continu. Sans cela, la boucle s'exécuterait indéfiniment sans aucun délai.

Bloc Always avec plusieurs signaux

Vous pouvez lister des signaux spécifiques :

always @(a or b) begin
  out = a & b;
end

Ceci s'exécute quand a ou b change.

Défi

Ajoutez le bloc always manquant pour faire fonctionner ce module.

Comment ça fonctionne :

À chaque front montant de l'horloge, out1 bascule (s'inverse) de 0 à 1 ou de 1 à 0
out2 suit out1 (même valeur que out1)

Ce qu'il faut faire :

Ajoutez un bloc always @(posedge clk)
À l'intérieur, faites basculer out1 (utilisez out1 = ~out1)
Rendez out2 égal à out1

Aide-mémoire

Le bloc always s'exécute en continu et est utilisé pour décrire du matériel comme des bascules (flip-flops) et des compteurs.

always @(sensitivity_list) begin
  // Code qui s'exécute de manière répétée
end

@(posedge clk) se déclenche sur le front montant de l'horloge ; @(a or b) se déclenche lorsqu'un signal listé change.

// Compteur : s'incrémente à chaque front montant de l'horloge
always @(posedge clk) count = count + 1;

// Combinatoire : s'exécute lorsque a ou b change
always @(a or b) begin
  out = a & b;
end

Remarque : les sorties pilotées par les blocs always doivent être déclarées comme reg.

Essayez vous-même

module toggler (
  input clk,
  output reg out1,
  output reg out2
);

  initial begin
    out1 = 0;
    out2 = 0;
  end

  // TODO : Ajouter un bloc always avec posedge clk
  // out1 bascule à chaque cycle d'horloge
  // out2 suit out1

endmodule