Always Block

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 46 sur 90.

Un bloc procédural est un bloc de code dans lequel les instructions s’exécutent l’une après l’autre, dans l’ordre, comme dans les langages de programmation tels que C ou Python. Verilog possède deux blocs procéduraux : initial (s’exécute une fois) et always (s’exécute en continu). Commençons par le bloc always.

Le always block s’exécute en continu. Il se répète indéfiniment dès que la simulation démarre. Il sert à décrire le matériel qui doit continuer à fonctionner, comme les bascules, les compteurs et la logique combinatoire.

Syntaxe de base :

always @(sensitivity_list) begin
  // Code qui s'exécute de manière répétée
end

@(sensitivity_list) indique au bloc quand s’exécuter. Sans cela (et sans aucun délai tel que #5 à l’intérieur), le bloc bouclerait indéfiniment et bloquerait la simulation.

Exemple de bloc always : Counter

Voici un exemple de la manière dont nous pouvons utiliser le bloc always pour créer un compteur.

module counter (
  input clk,
  output reg [3:0] count
);
  always @(posedge clk) count <= count + 1;
endmodule

Comment fonctionne ce code

Partie	Signification
`always`	Exécuter ce code repeatedly, forever
`@(posedge clk)`	Attendre que le clock passe de 0 à 1 (rising edge)
`count <= count + 1`	Prendre la valeur actuelle de `count`, lui ajouter 1 et la stocker à nouveau

Le bloc s’exécute à chaque front montant de l’horloge. À chaque fois, count augmente de 1.

La liste de sensibilité @(posedge clk) lui indique de s’exécuter uniquement sur les fronts d’horloge, et non en continu. Sans cela, la boucle s’exécuterait indéfiniment sans délai.

Bloc always avec plusieurs signaux

Vous pouvez lister des signaux spécifiques :

always @(a or b) begin
  out = a & b;
end

Cela s’exécute lorsque a ou b changes.

Défi

Ajoutez le bloc always manquant pour faire fonctionner ce module.

Comment cela fonctionne :

À chaque front montant de l’horloge, out1 bascule (passe) de 0 à 1 ou de 1 à 0
out2 suit out1 (même valeur que out1)

Que faire :

Ajoutez un bloc always @(posedge clk)
À l’intérieur, faites basculer out1 (utilisez out1 = ~out1)
Faites en sorte que out2 soit égal à out1

Essayez vous-même

module toggler (
  input clk,
  output reg out1,
  output reg out2
);

  initial begin
    out1 = 0;
    out2 = 0;
  end

  // TODO: Ajouter un bloc always avec posedge clk
  // out1 bascule à chaque horloge
  // out2 suit out1

endmodule