Paramètres
Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 11 sur 90.
Vous pouvez créer de nombreuses copies du même module et les utiliser à différents endroits — c'est ce qu'on appelle des **instances multiples**. Au lieu d'écrire le même code encore et encore, vous l'écrivez une seule fois et le réutilisez autant de fois que nécessaire. Chaque instance est une copie distincte de ce matériel sur la puce.
Mais que se passe-t-il si vous avez besoin que chaque copie soit différente ? Par exemple, un compteur 8 bits, un compteur 16 bits et un compteur 32 bits. Sans paramètres, vous devriez écrire trois modules distincts.
Les paramètres résolvent ce problème.
Un paramètre est une valeur constante que vous pouvez définir lorsque vous créez une instance. Il vous permet de configurer chaque copie du module différemment.
Déclaration des paramètres
module counter #(
parameter WIDTH = 8
)(
input clk,
output reg [WIDTH-1:0] count
);
always @(posedge clk) count <= count + 1;
endmoduleLe #(parameter WIDTH = 8) définit un paramètre appelé WIDTH avec une valeur par défaut de 8.
Lors de la déclaration des paramètres, nous utilisons le symbole # juste après le nom du module et avant la liste des ports. Le # indique à Verilog que ce qui suit est une liste de paramètres qui configurent le module. Si votre module n'a pas de paramètres, vous omettez simplement # entièrement.
Utilisation des paramètres
Les paramètres peuvent être utilisés partout où une constante est nécessaire :
reg [WIDTH-1:0] data; // Taille du vecteur
count <= count + 1; // Fonctionne avec n'importe quelle largeur
assign out = data[WIDTH-1]; // Position du MSBSurcharge des paramètres
Lorsque vous utilisez le module, vous pouvez modifier la valeur du paramètre :
// Largeur par défaut (8 bits)
counter u1 (.clk(clk), .reset(reset), .count(count1));
// Surcharge à 16 bits
counter #(.WIDTH(16)) u2 (.clk(clk), .reset(reset), .count(count2));Paramètres multiples
Vous pouvez avoir plusieurs paramètres :
module fifo #(
parameter DEPTH = 16,
parameter WIDTH = 8
)(
input clk, wr_en, rd_en,
input [WIDTH-1:0] data_in,
output [WIDTH-1:0] data_out
);
reg [WIDTH-1:0] memory [0:DEPTH-1];
endmoduleLocalparam
Un localparam est similaire mais ne peut pas être écrasé de l'extérieur :
module example;
localparam STATE_IDLE = 2'b00;
localparam STATE_RUN = 2'b01;
localparam STATE_STOP = 2'b10;
// Ces valeurs sont fixes à l'intérieur de ce module
endmoduleUtilisez localparam pour les constantes qui ne doivent pas changer.
Défi
Ajoutez un paramètre nommé WIDTH avec une valeur par défaut de 4.
Ce qu'il faut faire :
- Ajoutez un paramètre nommé
WIDTH - Définissez sa valeur par défaut sur
4 - Le paramètre se place à l'intérieur de
#( )après le nom du module
Aide-mémoire
Les paramètres permettent de configurer les instances de modules différemment sans réécrire le code.
Déclaration des paramètres
module counter #(
parameter WIDTH = 8 // default value
)(
input clk,
output reg [WIDTH-1:0] count
);
always @(posedge clk) count <= count + 1;
endmoduleSurcharge des paramètres lors de l'instanciation
counter u1 (.clk(clk), .count(count1)); // uses default (8)
counter #(.WIDTH(16)) u2 (.clk(clk), .count(count2)); // overridden to 16Paramètres multiples
module fifo #(
parameter DEPTH = 16,
parameter WIDTH = 8
)( ... );Localparam (constante non surchargeable)
localparam STATE_IDLE = 2'b00;
localparam STATE_RUN = 2'b01;Utilisez localparam pour les constantes internes qui ne doivent pas être modifiées depuis l'extérieur du module.
Essayez vous-même
module counter #(
// Ajouter le paramètre WIDTH ici avec 4 par défaut
)(
input clk,
input reset,
output reg [WIDTH-1:0] count
);
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
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1Introduction
Qu'est-ce que VerilogHardware vs SoftwareNiveaux d'abstraction de conceptionVotre premier moduleCommentaires4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Assignation et portes logiques
Assignation continueAssignation avec opérateursPrimitives de portes intégréesPortes AND OR NOTPortes XOR XNORRécapitulatif - Circuit à portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'ALU2Types de données
Type WireType RegEntiers et RéelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RépéterBoucle InfinieInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres avec tailleNombres sans tailleNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats de nombres6Modules
Structure d'un modulePorts d'entrée et de sortiePorts InoutInstanciation de moduleMappage de ports par nomMappage de ports par ordreRécapitulatif - Créer un module9Blocs procéduraux
Bloc AlwaysBloc InitialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - Always vs Initial12Projet Multiplexeur
Conception d'un Mux 2 vers 1Conception d'un Mux 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à états