Parameters
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 11 sur 90.
Vous pouvez créer de nombreuses copies du même module et les utiliser à différents endroits. C'est ce qu'on appelle des **instances multiples**. Au lieu d'écrire le même code encore et encore, vous l'écrivez une seule fois et le réutilisez autant de fois que nécessaire. Chaque instance est une copie distincte de ce matériel sur la puce.
Mais que faire si vous avez besoin que chaque copie soit différente ? Par exemple, un compteur de 8 bits, un compteur de 16 bits et un compteur de 32 bits. Sans paramètres, vous devriez écrire trois modules distincts.
Les parameters résolvent ce problème.
Un paramètre est une valeur constante que vous pouvez définir lorsque vous créez une instance. Il vous permet de configurer chaque copie du module différemment.
Déclarer des paramètres
module counter #(
parameter WIDTH = 8
)(
input clk,
output reg [WIDTH-1:0] count
);
always @(posedge clk) count <= count + 1;
endmoduleLe #(parameter WIDTH = 8) définit un paramètre appelé WIDTH avec une valeur par défaut de 8.
Lors de la déclaration des paramètres, nous utilisons le symbole # juste après le nom du module et avant la liste des ports. Le symbole # indique à Verilog que ce qui suit est une liste de paramètres qui configurent le module. Si votre module n’a aucun paramètre, vous omettez simplement # entièrement.
Utilisation des paramètres
Les paramètres peuvent être utilisés partout où une constante est nécessaire :
reg [WIDTH-1:0] data; // Taille du vecteur
count <= count + 1; // Fonctionne avec n'importe quelle largeur
assign out = data[WIDTH-1]; // Position du MSBRedéfinition des paramètres
Lorsque vous utilisez le module, vous pouvez modifier la valeur du paramètre :
// Largeur par défaut (8 bits)
counter u1 (.clk(clk), .reset(reset), .count(count1));
// Remplacer par 16 bits
counter #(.WIDTH(16)) u2 (.clk(clk), .count(count2));Paramètres multiples
Vous pouvez avoir plusieurs paramètres :
module fifo #(
parameter DEPTH = 16,
parameter WIDTH = 8
)(
input clk, wr_en, rd_en,
input [WIDTH-1:0] data_in,
output [WIDTH-1:0] data_out
);
reg [WIDTH-1:0] memory [0:DEPTH-1];
endmoduleLocalparam
Un localparam est similaire, mais ne peut pas être remplacé depuis l’extérieur :
module example;
localparam STATE_IDLE = 2'b00;
localparam STATE_RUN = 2'b01;
localparam STATE_STOP = 2'b10;
// These values are fixed inside this module
endmoduleUtilisez localparam pour les constantes qui ne doivent pas changer.
Défi
Ajoutez un paramètre appelé WIDTH avec une valeur par défaut de 4.
À faire :
- Ajoutez un paramètre nommé
WIDTH - Définissez sa valeur par défaut sur
4 - Le paramètre se place à l’intérieur de
#( )après le nom du module
Essayez vous-même
module counter #(
// Ajoutez le paramètre WIDTH ici avec la valeur par défaut 4
)(
input clk,
input reset,
output reg [WIDTH-1:0] count
);
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicEntraînez-vous par vous-même : Compilateur Verilog en ligne