Designing The Logic
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 44 sur 90.
Défi
Concevoir la logique signifie déterminer quelles équations le circuit nécessite à partir de la table de vérité.
Table de vérité :
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Étape 2 : trouver le schéma de sum
- sum = 1 lorsque a=0,b=1 ou a=1,b=0
- sum = 1 lorsque a et b sont différents
- Différent = XOR →
sum = a ^ b
Étape 3 : trouver le schéma de carry
- carry = 1 uniquement lorsque a=1 et b=1
- Les deux = AND →
carry = a & b
Étape 4 : écrire les équations
sum = a ^ b
carry = a & b
À faire :
Ta tâche consiste à ajouter les équations logiques manquantes à l’intérieur du module.
1. Ajoute une instruction assign pour sum (a XOR b)
2. Ajoute une instruction assign pour carry (a AND b)
Essayez vous-même
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleToutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputEntraînez-vous par vous-même : Compilateur Verilog en ligne