Casex et Casez

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 56 sur 90.

Parfois, vous ne vous intéressez qu'à des bits spécifiques dans une valeur, tandis que d'autres bits peuvent être ignorés. Par exemple, dans un encodeur de priorité, vous voulez trouver le premier bit 1 indépendamment des autres bits.

Un instruction case ordinaire vous obligerait à lister chaque combinaison possible des bits don't-care — ce qui est impossible pour les bus larges.

casez et casex résolvent ce problème en vous permettant de marquer certains bits comme « don't care » en utilisant ?, z ou x.

Casez vs Casex vs Regular Case

Instruction	Bits Don't-Care	Idéal pour
`case`	Aucun	Correspondance exacte
`casez`	`z` ou `?`	Codeurs de priorité (recommandé)
`casex`	`x`, `z`, ou `?`	À éviter (masque des bugs)

casez ignore les bits qui sont z ou ? (recommandé)
casex ignore également les bits x — ce qui peut masquer des erreurs de simulation

Utilisez toujours casez, et non casex. casex a été créé en premier, mais les ingénieurs ont réalisé qu'il était dangereux parce qu'il ignore les valeurs x (qui indiquent souvent des registres non initialisés ou des erreurs de simulation). casez a été introduit comme une alternative plus sûre.

Exemple

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

Le ? signifie « peu importe » — ce bit peut être 0, 1 ou n'importe quoi.

Défi

Ce qu'il faut faire :

Ajoutez l'instruction casez manquante pour faire fonctionner ce décodeur.

Comment cela fonctionne :

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
Par défaut → out = 4'b0000

Essayez vous-même

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: Ajouter l'instruction casez
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule