Casex And Casez

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 56 sur 90.

Parfois, vous ne vous intéressez qu’à des bits spécifiques dans une valeur, tandis que les autres bits peuvent être ignorés. Par exemple, dans un encodeur de priorité, vous voulez trouver le premier bit 1, quels que soient les autres bits.

Une case statement régulière vous obligerait à répertorier chaque combinaison possible des bits indifférents, ce qui est impossible pour des bus larges.

casez et casex résolvent ce problème en vous permettant de marquer certains bits comme « sans importance » à l’aide de ?, z ou x.

Casez vs Casex vs Case classique

Statement	Bits sans importance	Idéal pour
`case`	Aucun	Correspondance exacte
`casez`	`z` ou `?`	Encodeurs prioritaires (recommandé)
`casex`	`x`, `z` ou `?`	À éviter (masque les bogues)

casez ignore les bits qui sont z ou ? (recommandé)
casex ignore également les bits x, ce qui peut masquer des erreurs de simulation

Always utilisez casez, pas casex. casex a été créé en premier, mais les ingénieurs ont réalisé qu’il était dangereux parce qu’il ignore les valeurs x (qui indiquent souvent des registres non initialisés ou des erreurs de simulation). casez a été introduit comme alternative plus sûre.

Exemple

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

Le ? signifie « peu importe ». Ce bit peut être 0, 1 ou n’importe quoi.

Défi

À faire :

Ajoutez l’instruction casez manquante pour faire fonctionner ce décodeur.

Fonctionnement :

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
Par défaut → out = 4'b0000

Essayez vous-même

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: Ajouter l'instruction casez
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule