Niveaux d'abstraction de conception

Fait partie de la section Fondamentaux du Journey Verilog de Coddy — leçon 3 sur 90.

En conception numérique, nous pouvons décrire le même circuit à différents niveaux de détail. Verilog est un langage capable de décrire des circuits à n'importe quel niveau d'abstraction. C'est ce qui le rend si puissant !

Voici les niveaux :

Level 1: Behavioral

Ce niveau décrit ce que fait le circuit, et non comment il le fait. Il se concentre sur la fonction ou le comportement, comme « compter » ou « additionner deux nombres ».

Les details internes indiquant `how` le comptage ou l'addition se produit ne sont pas présentés. Ce `Level` est le plus proche de la pensée humaine et est plus facile à écrire.

Level 2 : RTL

Ce niveau shows how data se déplace entre les registres et quelles opérations s'effectuent sur ces data. Vous pouvez voir le chemin des data : data va d'un registre vers un additionneur, puis retourne au registre.

C'est le niveau auquel travaillent la plupart des concepteurs numériques, car il offre un bon équilibre entre compréhensibilité et niveau de détail suffisant pour créer du matériel.

Niveau 3 : Gate Level

Ce niveau décrit le circuit en utilisant des portes logiques de base comme AND, OR et XOR. Chaque connexion est explicitement montrée.

Ce niveau est très détaillé et difficile à écrire à la main. Il est généralement généré par des outils à partir de descriptions de plus haut niveau, et non écrit manuellement.

Pourquoi c'est important

- **Niveau supérieur** = Plus facile à écrire, moins de contrôle
- **Niveau inférieur** = Plus difficile à écrire, plus de contrôle
- **RTL** est le juste milieu pour la plupart des travaux de conception

Défi

Ce qu'il faut faire :

Exécutez ce code et observez comment la même opération est décrite à trois niveaux différents :

Essayez vous-même

module abstraction_demo;
  
  initial begin
    $display("=== Design Abstraction Levels ===");
    $display("");
    
    $display("Level 1 (Behavioral):");
    $display("  'Add a and b' - no details how");
    $display("");
    
    $display("Level 2 (RTL):");
    $display("  'On clock edge, result <= a + b' - shows data flow");
    $display("");
    
    $display("Level 3 (Gate Level):");
    $display("  'XOR gates for sum, AND gates for carry' - actual gates");
    $display("");
    
    $finish;
  end
  
endmodule