Écrire le banc de test

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 45 sur 90.

Défi

Nous devons maintenant tester si le demi-additionneur fonctionne correctement. Ajoutez le code de test à l’intérieur du bloc initial.

Important : Avant d’ajouter le test, vous devez modifier les ports du module afin que le test puisse fonctionner correctement.

À faire :

Étape 1 : Modifier les déclarations des ports

Remplacez input a, b par reg a, b (utilisez le point-virgule)
Remplacez output sum, carry par wire sum, carry (utilisez le point-virgule)
Supprimez entièrement les ports du module (le module ne doit avoir aucun ( ))

Étape 2 : Ajouter le code de test

Ajoutez un bloc initial begin
À l’intérieur du bloc, ajoutez :

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Ajoutez $finish; pour terminer le test
Ajoutez end pour fermer le bloc initial

Essayez vous-même

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Toutes les leçons de Fondamentaux

1Introduction

Qu’est-ce que Verilog Matériel vs logiciel Votre premier module Commentaires Niveaux d’abstraction de conception

4Opérateurs - Partie 1

Opérateurs arithmétiques Opérateur modulo Opérateurs de comparaison Récapitulatif - Mathématiques simples Opérateurs bit à bit

7Affectations et portes

Affectation continue Affectation avec opérateurs Primitives de portes intégrées Portes AND, OR et NOT Portes XOR et XNOR Récapitulatif - Circuit de portes logiques

10Prise de décision

Instruction If If - Else Récapitulatif - Comparateur simple Instruction Case Casex et Casez Récapitulatif - Conception d'une ALU

13Temporisation et délais

Que sont les délais Délais de porte Délais d’affectation Directive de timescale Génération d’horloge Récapitulatif - Contrôle de la temporisation

16Défis finaux

Compteur 4 bits Conception d’un décodeur Registre à décalage

2Types de données

Type wire Type reg Entiers et réels Vecteurs Tableaux Paramètres Récapitulatif - Déclarer des signaux

5Opérateurs - Partie 2

Opérateurs logiques Opérateurs de réduction Opérateurs de décalage Opérateur de concaténation Opérateur conditionnel Récapitulatif - Défi sur les opérateurs

8Projet de demi-additionneur

Écrire le module Concevoir la logique

Écrire le banc de test Leçon de projet

11Boucles

Boucle For Boucle While Boucle Repeat Boucle Forever Instruction Disable Récapitulatif - Modèles de boucles

14Bases du banc de test

Qu'est-ce qu'un banc de test Créer des stimuli Affichage et surveillance Dumpfile et Dumpvars Utiliser les tâches système Récapitulatif - Banc de test complet

17UART

Compteur de bits Machine à états

Conception de l’émetteur

Banc de test

Entraînez-vous par vous-même : Compilateur Verilog en ligne