Writing The Testbench

Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 45 sur 90.

Défi

Nous devons maintenant tester si le half adder fonctionne correctement. Ajoutez le code de test à l’intérieur du bloc initial.

Important : Avant d’ajouter le test, vous devez modifier les ports du module afin que le test puisse fonctionner correctement.

À faire :

Étape 1 : Modifier les déclarations des ports

Remplacez input a, b par reg a, b (utilisez le point-virgule)
Remplacez output sum, carry par wire sum, carry (utilisez le point-virgule)
Supprimez entièrement les ports du module (le module ne doit pas avoir de ( ))

Étape 2 : Ajouter le code de test

Ajoutez un bloc initial begin
À l’intérieur du bloc, ajoutez :

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Ajoutez $finish; pour terminer le test
Ajoutez end pour fermer le bloc initial

Essayez vous-même

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

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