Boucle For
Fait partie de la section Fondamentaux du Journey Verilog de Coddy. Leçon 58 sur 90.
Les boucles en Verilog vous permettent d’exécuter un bloc de code plusieurs fois. Elles sont particulièrement utiles dans les bancs de test pour générer des modèles de test répétitifs, initialiser la mémoire et parcourir des tableaux. Contrairement aux descriptions matérielles qui s’exécutent en parallèle, les boucles s’exécutent séquentiellement, ce qui les rend idéales pour la simulation et les tests.
La boucle la plus couramment utilisée est la <strong>for</strong> boucle, qui se répète un nombre précis de fois. Une boucle for exécute un bloc de code à plusieurs reprises, avec une variable de boucle qui change à chaque itération. Tu contrôles exactement le nombre de fois où elle s’exécute.
Syntaxe :
for (initialization; condition; increment) begin
// Code à répéter
end| Partie | Ce que cela fait | Exemple |
|---|---|---|
initialization | Définit la valeur de départ | i = 0 |
condition | Indique quand s’arrêter | i < 10 |
increment | Change à chaque boucle | i = i + 1 |
Exemple simple
integer i;
for (i = 0; i < 5; i = i + 1) begin
$display("i = %d", i);
endSortie :
i = 0
i = 1
i = 2
i = 3
i = 4La boucle s’exécute 5 fois (i = 0, 1, 2, 3, 4).
Boucle For dans les bancs de test
Les boucles For sont couramment utilisées pour tester toutes les combinaisons d’entrées :
integer test_value;
for (test_value = 0; test_value < 16; test_value = test_value + 1) begin
$display("test_value = %d", test_value);
endCela teste les 16 valeurs possibles d’un signal de 4 bits.
Boucle for avec des tableaux
reg [7:0] memory [0:9];
integer i;
initial begin
for (i = 0; i < 10; i = i + 1) begin
memory[i] = i * 8;
end
endCela initialise 10 emplacements mémoire.
Règles importantes
| Règle | Explication |
|---|---|
La variable de boucle doit être integer ou reg | Ne peut pas être wire |
Utilisez begin/end pour plusieurs instructions | Requis pour plus d’une ligne |
| Évitez les boucles infinies | Assurez-vous que la condition devienne finalement fausse |
| À utiliser de préférence dans les bancs de test | La plupart des boucles ne sont pas synthétisables |
Défi
Que faire :
Add la boucle for manquante pour afficher les nombres de 0 à 3.
Essayez vous-même
module for_challenge;
integer i;
initial begin
$display("Printing 0 to 3:");
// TODO: Ajouter une boucle for
// Initialiser i = 0
// Boucler tant que i < 4
// Incrémenter i = i + 1
// À l'intérieur, afficher avec : $display("i = %d", i);
$finish;
end
endmoduleCette leçon comprend un petit quiz. Commencez la leçon pour y répondre et suivre votre progression.
Toutes les leçons de Fondamentaux
1Introduction
Qu’est-ce que VerilogMatériel vs logicielVotre premier moduleCommentairesNiveaux d’abstraction de conception4Opérateurs - Partie 1
Opérateurs arithmétiquesOpérateur moduloOpérateurs de comparaisonRécapitulatif - Mathématiques simplesOpérateurs bit à bit7Affectations et portes
Affectation continueAffectation avec opérateursPrimitives de portes intégréesPortes AND, OR et NOTPortes XOR et XNORRécapitulatif - Circuit de portes logiques10Prise de décision
Instruction IfIf - ElseRécapitulatif - Comparateur simpleInstruction CaseCasex et CasezRécapitulatif - Conception d'une ALU2Types de données
Type wireType regEntiers et réelsVecteursTableauxParamètresRécapitulatif - Déclarer des signaux5Opérateurs - Partie 2
Opérateurs logiquesOpérateurs de réductionOpérateurs de décalageOpérateur de concaténationOpérateur conditionnelRécapitulatif - Défi sur les opérateurs11Boucles
Boucle ForBoucle WhileBoucle RepeatBoucle ForeverInstruction DisableRécapitulatif - Modèles de boucles3Système de numération
Représentation binaireNombres dimensionnésNombres non dimensionnésNombres négatifsValeurs spéciales X et ZRécapitulatif - Formats des nombres6Modules
Structure d’un modulePorts d’entrée et de sortiePorts InoutInstantiation d’un moduleAssociation des ports par nomAssociation des ports par ordreRécapitulatif - Construire un module9Blocs procéduraux
Bloc alwaysBloc initialListe de sensibilitéAffectation bloquanteAffectation non bloquanteRécapitulatif - always vs initial12Projet de multiplexeur
Conception d’un multiplexeur 2 vers 1Conception d’un multiplexeur 4 vers 115Contrôleur de feux de circulation
Définition des étatsLogique de la machine à étatsEntraînez-vous par vous-même : Compilateur Verilog en ligne