For Loop

Les boucles en Verilog vous permettent d’exécuter un bloc de code plusieurs fois. Elles sont particulièrement utiles dans les bancs de test pour générer des modèles de test répétitifs, initialiser la mémoire et parcourir des tableaux. Contrairement aux descriptions matérielles qui s’exécutent en parallèle, les boucles s’exécutent séquentiellement, ce qui les rend idéales pour la simulation et les tests.

La boucle la plus couramment utilisée est la <strong>for</strong> boucle, qui se répète un nombre précis de fois. Une boucle for exécute un bloc de code à plusieurs reprises, avec une variable de boucle qui change à chaque itération. Tu contrôles exactement le nombre de fois où elle s’exécute.

Syntaxe :

for (initialization; condition; increment) begin
  // Code à répéter
end

Exemple simple

integer i;

for (i = 0; i < 5; i = i + 1) begin
  $display("i = %d", i);
end

Sortie :

i = 0
i = 1
i = 2
i = 3
i = 4

La boucle s’exécute 5 fois (i = 0, 1, 2, 3, 4).

Boucle For dans les bancs de test

Les boucles For sont couramment utilisées pour tester toutes les combinaisons d’entrées :

integer test_value;

for (test_value = 0; test_value < 16; test_value = test_value + 1) begin
  $display("test_value = %d", test_value);
end

Cela teste les 16 valeurs possibles d’un signal de 4 bits.

Boucle for avec des tableaux

reg [7:0] memory [0:9];
integer i;

initial begin
  for (i = 0; i < 10; i = i + 1) begin
    memory[i] = i * 8;
  end
end

Cela initialise 10 emplacements mémoire.

Règles importantes